特許
J-GLOBAL ID：200903036460889642
半導体素子における相互接続構造およびその形成方法
発明者：
出願人/特許権者：
代理人 (1件)：
大貫 進介 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-029686
公開番号（公開出願番号）：特開平11-288940
出願日： 1999年02月08日
公開日（公表日）： 1999年10月19日
要約：
【要約】【課題】 高アスペクト比の開口内にコンフォーマルな膜を堆積し、相互接続構造におけるボイド形成を低減する相互接続構造の形成方法を提供する。【解決手段】 半導体基板(10)上に誘電体層(28)を堆積することによって、半導体素子内に導電性相互接続部(38)を形成する。次に、誘電体層にパターニングを行い相互接続開口(29)を形成する。次に、相互接続開口内に窒化タンタルのバリア層(30)を形成する。次に、窒化タンタルのバリア層上に、パラジウム-錫コロイドから成る触媒層(31)を形成する。次に、触媒層上に無電解銅の層(32)を形成する。次に、無電解銅層上に、電気めっき銅の層(34)を形成し、無電解銅層が、電気めっき銅層のためのシード層として機能する。次に、電気めっき銅層の部分を除去し、相互接続開口内に銅の相互接続部を形成する。
請求項（抜粋）：
半導体素子内に相互接続構造を形成する方法であって:半導体基板(10)を用意する段階;前記半導体基板上に誘電体層(28)を形成する段階;前記誘電体層内に開口(29)を形成する段階;前記開口内に触媒層(31)を形成する段階;無電解めっきプロセスを用いて前記開口内に銅層(32)を形成する段階であって、前記触媒層を形成した後に、前記開口内に前記銅層を形成する段階;および前記銅層上に導電性金属層(34)を形成する段階であって、電気めっきプロセスを用いて前記導電性金属層を形成する段階;から成ることを特徴とする方法。
IPC (5件)：
H01L 21/3205
, H01L 21/288
, H01L 21/768
, H01L 29/78
, H01L 21/336
H01L 21/88 M
, H01L 21/288 M
, H01L 21/90 B
, H01L 29/78 301 Y
