特許
J-GLOBAL ID：200903036463659397
半導体装置およびその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平7-231628
公開番号（公開出願番号）：特開平8-213494
出願日： 1995年09月08日
公開日（公表日）： 1996年08月20日
要約：
【要約】【課題】製造途中における側壁絶縁膜の膜減を防止できる構造を有するSOI基板を用いたMOSトランジスタを提供すること。【解決手段】シリコン酸化膜2上に形成されたシリコン膜3と、シリコン膜3に形成されたソース領域4、ドレイン領域5と、これら領域4,5の間のシリコン膜3上にゲート酸化膜6を介して形成された第1のゲート電極7と、シリコン膜3の側面部を覆うように形成され、かつ高さがシリコン膜3の上面より上、第1のゲート電極7の上面より低い側壁絶縁膜9と、第1のゲート電極7と側壁絶縁膜9との境界部を含むように、第1のゲート電極7および側壁絶縁膜9上に形成された第2のゲート電極10とを備えている。
請求項（抜粋）：
第1の絶縁膜上に形成された島状の半導体層と、前記半導体層に選択的に形成されたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体層上にゲート絶縁膜を介して形成された第1のゲート電極と、前記半導体層の側面部を覆うように形成され、かつその高さが前記第1のゲート電極の周囲に沿って前記半導体層の上面より上で前記第1のゲート電極の上面以下の第2の絶縁膜と、前記第1のゲート電極および前記第2の絶縁膜上に跨がって形成された第2のゲート電極とを具備してなることを特徴とする半導体装置。
IPC (3件)：
H01L 21/84
, H01L 27/08 331
, H01L 29/786
H01L 21/84
, H01L 29/78 617 N
