特許
J-GLOBAL ID：200903036725570864

MOS型半導体装置とその製造方法

発明者：
脇本 博樹

脇本 博樹 について

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大月 正人

大月 正人 について

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吉川 功

吉川 功 について


出願人/特許権者：
富士電機デバイステクノロジー株式会社

富士電機デバイステクノロジー株式会社 について


代理人 (1件)： 山本 浩
公報種別：公開公報
出願番号（国際出願番号）：特願2006-041752
公開番号（公開出願番号）：特開2007-221012
出願日： 2006年02月20日
公開日（公表日）： 2007年08月30日
要約：
【目的】スイッチング特性を悪化させずに、ON状態でのオン電圧の上昇を抑制し、遮断可能電流の向上をはかることのできるトレンチ型MOS型半導体装置の提供【構成】表面に、平行ストライプ状で垂直な溝と、隣接する前記平行溝間に、該溝の双方に接して相互に離間し、前記溝の深さよりは浅い複数の島状第1導電型ベース領域と、該ベース領域の表面に、隣接する平行溝に片側づつ接し相互に離間する第2導電型エミッタ領域と、前記ベース領域とエミッタ領域とに接するエミッタ電極とを有するMOS型半導体装置において、前記平行な溝間に形成され、隣接する平行な溝の双方に側面で接すると共に、同一の平行な溝の間に位置する第1導電型ベース領域間に離間する第1導電型の異なる半導体領域が前記周辺構造部に近い前記平行な溝間に優先的に配置され、かつ、エミッタ電極膜と導電接触しているMOS型半導体装置とする。【選択図】 図1
請求項（抜粋）：
第1導電型の第1半導体層と、 該第1半導体層上に積層される第2導電型の第2半導体層と、 該第2半導体層の表面に、平行なストライプ状平面パターンを有して垂直方向に形成される溝と、 隣接する前記平行な溝の間に位置する前記第2半導体層の表面に、隣接する前記平行な溝の双方に側面で接すると共に相互に離間して配置され、かつ前記溝の深さよりは浅く形成される複数の第1導電型の第3半導体領域と、 該第3半導体領域の表面に、隣接する平行な溝に片側づつ側面で接し相互に離間して対向配置される第2導電型の第4半導体領域と、 前記溝内に絶縁膜を介して埋め込まれるゲート電極と、 前記第3半導体領域表面と第4半導体領域表面の双方に接し、前記ゲート電極上では層間絶縁膜を介して覆うエミッタ電極膜と、 前記第1半導体層表面に接するコレクタ電極膜と 前記ストライプ状溝を取り囲むように配置される周辺構造部とを有するMOS型半導体装置において、 隣接する前記平行な溝の間に位置する前記第2半導体層表面に形成され、隣接する前記平行な溝の双方に側面で接すると共に、同一の平行な溝の間に位置する第3半導体領域間に離間して配置される第1導電型の第5半導体領域が前記周辺構造部に近い前記平行な溝間に優先的に配置され、かつ、エミッタ電極膜と導電接触していることを特徴とするMOS型半導体装置。
IPC (2件)：
H01L 29/78 ,  H01L 29/739
FI (3件)：
H01L29/78 655G ,  H01L29/78 653A ,  H01L29/78 652D
引用特許：
出願人引用 (7件)
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審査官引用 (4件)
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