特許

J-GLOBAL ID：200903037524183095

半導体記憶装置及びその製造方法

発明者： 松岡 秀行 ,  木村 紳一郎 ,  宿利 章二
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 薄田 利幸
公報種別：公開公報
出願番号（国際出願番号）：特願平6-099972
公開番号（公開出願番号）：特開平7-307445
出願日： 1994年05月13日
公開日（公表日）： 1995年11月21日
要約：

【要約】【目的】 クーロン遮蔽現象を利用して、リフレッシュが不要な、室温でしかも低電圧で動作する半導体記憶装置を得る。【構成】 半導体基板1上にゲート酸化膜2を介して形成した第1電極3と、交互に形成したトンネル酸化膜5,ゲート電極6,トンネル酸化膜7,ゲート電極8とにより第1電極の側壁に微小なトンネル接合列の容量Cを構成する。一方、側壁のゲート電極8,酸化膜9,第2電極10により微小なゲート容量Cgを構成する。更に、ゲート電極6,8に対して自己整合的にソース・ドレイン11を形成することにより、ゲート電極8がCとCgの接続部である記憶ノードとして働くと同時に、読み出し用MOSトランジスタのゲートとしても動作するクーロン遮蔽を利用したメモリセルが構成される。

請求項（抜粋）：

少なくとも1個のトンネル接合を含むトンネル接合列と、該トンネル接合列と直列接続される容量と、この容量とトンネル接合列との接続部を記憶ノードとする半導体記憶装置において、第1導電型の半導体基板上に絶縁膜を介して形成される第1電極と、第1電極に対して絶縁膜を介して直列接続されると共に互いに絶縁膜によって絶縁される複数の電極と、該複数の電極と絶縁膜を介して接続される第2電極とから構成される前記トンネル接合列および前記容量を有し、かつ、前記複数の電極の中の少なくとも記憶ノードとなる電極に対して自己整合的に前記半導体基板内に形成した一対の第2導電型の不純物層により構成する読み出し用トランジスタを有することを特徴とする半導体記憶装置。