特許
J-GLOBAL ID：200903037542218203

薄膜トランジスタ

発明者：
小穴 保久

小穴 保久 について


出願人/特許権者：
エルジー.フィリップス エルシーデー カンパニー,リミテッド

エルジー.フィリップス エルシーデー カンパニー,リミテッド について


代理人 (9件)： 岡部 正夫 ,  加藤 伸晃 ,  産形 和央 ,  岡部 讓 ,  臼井 伸一 ,  越智 隆夫 ,  本宮 照久 ,  朝日 伸光 ,  三山 勝巳
公報種別：公開公報
出願番号（国際出願番号）：特願2005-132714
公開番号（公開出願番号）：特開2006-310636
出願日： 2005年04月28日
公開日（公表日）： 2006年11月09日
要約：
【課題】本発明は、ソース・ドレイン電極を同心円状に形成することによりリーク電流に起因するオフ電流の低減を実現すると同時に、オン電流とゲート・ソース電極間容量を最適化した薄膜トランジスタを提供する。【解決手段】本発明は、基板上に配置されたゲート電極と、前記ゲート電極上にゲート絶縁膜を介して配置された真性アモルファスシリコン(I・a-Si:H)層と、前記真性アモルファスシリコン層上にn+アモルファスシリコン(n+・a-Si:H)層を介して配置されたソース及びドレイン電極を備える薄膜トランジスタであって、前記ソース及びドレイン電極は円形状を有し、前記ソース及びドレイン電極のいずれか一方が中央に配置され、他方がそれを囲むように同心円状に配置され、配置された前記ソース及びドレイン電極間にチャネル領域を有し、実効Cgs面積sが、約150πμm2以下であり、チャネル長L対チャネル幅W比(W/L)が、約4.5以上であり、充電能力指標F (S/(W/L))が、約50以下であることを特徴とする薄膜トランジスタに関する。【選択図】図4
請求項（抜粋）：
基板上に配置されたゲート電極と、前記ゲート電極上にゲート絶縁膜を介して配置された真性アモルファスシリコン(I・a-Si:H)層と、前記真性アモルファスシリコン層上にn+アモルファスシリコン(n+・a-Si:H)層を介して配置されたソース及びドレイン電極を備える薄膜トランジスタであって、 前記ソース及びドレイン電極は円形状を有し、 前記ソース及びドレイン電極のいずれか一方が中央に配置され、他方がそれを囲むように同心円状に配置され、 配置された前記ソース及びドレイン電極間にチャネル領域を有し、 実効Cgs面積Sが、約150πμm2以下であり、 チャネル幅W対チャネル長L比(W/L)が、約4.5以上であり、 実効Cgsへの充電能力指標Fが、約50以下である ことを特徴とする薄膜トランジスタ。
IPC (3件)：
H01L 29/786 ,  H01L 29/417 ,  H01L 29/41
FI (4件)：
H01L29/78 616T ,  H01L29/50 M ,  H01L29/44 S ,  H01L29/44 L
Fターム (40件)：
4M104AA08 ,  4M104AA09 ,  4M104AA10 ,  4M104BB16 ,  4M104CC01 ,  4M104EE06 ,  4M104EE17 ,  4M104FF01 ,  4M104FF11 ,  4M104GG09 ,  4M104HH20 ,  5F110AA06 ,  5F110BB01 ,  5F110CC07 ,  5F110DD01 ,  5F110DD02 ,  5F110DD13 ,  5F110EE06 ,  5F110EE44 ,  5F110FF02 ,  5F110FF30 ,  5F110GG02 ,  5F110GG15 ,  5F110GG24 ,  5F110GG28 ,  5F110GG29 ,  5F110GG45 ,  5F110HK03 ,  5F110HK04 ,  5F110HK09 ,  5F110HK22 ,  5F110HK33 ,  5F110HK35 ,  5F110HM04 ,  5F110HM12 ,  5F110NN04 ,  5F110NN24 ,  5F110NN35 ,  5F110NN72 ,  5F110QQ04
引用特許：
出願人引用 (2件)
  • 表示装置
    公報種別：公開公報   出願番号：特願2003-295771   出願人：株式会社半導体エネルギー研究所
  • 韓国公開10-2005-0006340号公報
審査官引用 (3件)

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