半導体メモリ

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出願人/特許権者：
代理人 (1件)：笹岡茂 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-267281
公開番号（公開出願番号）：特開平11-149782
出願日： 1998年09月04日
公開日（公表日）： 1999年06月02日
要約：

【要約】【課題】サイクル時間の短縮をはかった高速SRAMを提供することにある。【解決手段】ビット線リカバリ回路BRは、ビット線負荷及びビット線をリカバリする回路を兼ねており、電源VCCとビット線B0間にはダイオードDLOとpMOSTrMR0が直列接続され、電源VCCとビット線B1間にはダイオードDL1とpMOSTrMR1が直列接続され、MEQはイコライズトランジスである。制御信号CBRは書込み信号WD0(またはWD1)の印加タイミングと同時にVCC電位にされる。読出しサイクルでは、pMOSTrとダイオードを負荷としているので、pMOSTrの等価抵抗をビット線を充分高速にプルアップできる程度に小さくしてもセンスアンプに必要なビット線間信号振幅を確保でき、書込みサイクルでのプルアップでは、ダイオードの等価抵抗は非常に小さくなり、ビット線リカバリ時の等価抵抗はpMOSTrの等価抵抗に等しくなり、リカバリ時間を充分短縮できる。

請求項（抜粋）：

複数のワード線と、複数のビット線対と、その交点に配置された複数のメモリセルと、アドレス信号を受けて、ワード線選択信号を発生するワードデコーダと、アドレス信号を受けて、ビット線選択信号を発生するビットデコーダと、該メモリセルからの信号電流を受けるビット線負荷回路と、該ビット線負荷回路の出力信号を検出するセンス回路と、メモリセルへの情報書き込み時にビット線を駆動するビット線プルダウン回路及びビット線リカバリ回路とを有する半導体メモリにおいて、前記ビット線負荷回路及びビット線リカバリ回路は、前記ビット線対毎に設けられており、ドレインをビット線に接続し、ゲートに制御信号を印加したpMOSトランジスタと、アノードを第1の電源に接続し、カソードをpMOSトランジスタのソースに接続したダイオードを含み、前記pMOSトランジスタは、書き込みサイクルのうち、ビット線プルダウン回路によりビット線が低電位に駆動されている期間は非導通状態、読み出しサイクルを含むそれ以外の期間は導通状態に制御されることを特徴とする半導体メモリ。

引用特許：

審査官引用 (7件)

特開平4-276385
半導体メモリ装置
公報種別：公開公報出願番号：特願平5-157119 出願人：三洋電機株式会社
半導体集積回路装置
公報種別：公開公報出願番号：特願平5-285515 出願人：株式会社日立製作所, 日立超エル・エス・アイ・エンジニアリング株式会社

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