特許
J-GLOBAL ID：200903038032663284

キャッシュメモリ制御装置およびキャッシュメモリ制御方法

発明者：
轟 晃成

轟 晃成 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (3件)： 上柳 雅誉 ,  藤綱 英吉 ,  須澤 修
公報種別：公開公報
出願番号（国際出願番号）：特願2003-316884
公開番号（公開出願番号）：特開2005-084999
出願日： 2003年09月09日
公開日（公表日）： 2005年03月31日
要約：
【課題】 キャッシュメモリにおける消費電力を低減し、処理効率の向上を図ること。【解決手段】 キャッシュメモリ制御装置1は、読み出し対象であるデータがプロセッサから読み出されている際に、引き続いて読み出されると予想されるデータがキャッシュされているか否かを検出する。そして、引き続いて読み出されると予想されるデータがキャッシュに記憶されている場合、そのデータを先読みキャッシュ部20に記憶し、引き続いて読み出されると予想されるデータがキャッシュに記憶されていない場合、そのデータを外部メモリから読み出し、先読みキャッシュ部20に記憶する。その後、引き続くサイクルでプロセッサから実際に読み出されたデータのアドレスが、先読みキャッシュ部20に記憶されたデータのアドレスと一致する場合、そのデータを先読みキャッシュ部20からプロセッサに出力する。【選択図】 図1
請求項（抜粋）：
プロセッサの読み出し対象となるデータを記憶しているメモリデバイスから、記憶されているデータの少なくとも一部を複数のウェイを含むキャッシュメモリにキャッシュしておき、キャッシュされたデータをプロセッサに供給可能なキャッシュメモリ制御装置であって、 プロセッサが読み出している読み出し中データの後に読み出されると予想される予定データが、前記キャッシュメモリのいずれかのウェイにキャッシュされているか否かを判定するキャッシュ判定手段と、 前記キャッシュ判定手段によって、前記予定データがいずれかのウェイにキャッシュされていると判定された場合に、前記複数のウェイのうち、該予定データが記憶されているウェイにアクセスし、該予定データを読み出して記憶する先読みキャッシュ手段と、 を含み、 前記先読みキャッシュ手段は、前記読み出し中データの後に前記予定データが読み出された場合に、記憶している予定データをプロセッサに出力することを特徴とするキャッシュメモリ制御装置。
IPC (1件)：
G06F12/08
FI (4件)：
G06F12/08 505C ,  G06F12/08 507J ,  G06F12/08 511E ,  G06F12/08 579
Fターム (5件)：
5B005JJ11 ,  5B005JJ21 ,  5B005MM01 ,  5B005NN22 ,  5B005TT02
引用特許：
出願人引用 (4件)
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