半導体装置およびその製造方法

発明者： , , , ,
出願人/特許権者：
代理人 (6件)：深見久郎 , 森田俊雄 , 仲村義平 , 堀井豊 , 野田久登 , 酒井將行
公報種別：公開公報
出願番号（国際出願番号）：特願2005-249222
公開番号（公開出願番号）：特開2007-067057
出願日： 2005年08月30日
公開日（公表日）： 2007年03月15日
要約：

【課題】歩留まりを向上し、かつインダクタ間の結合度を高くすることが可能な半導体装置およびその製造方法を提供する。【解決手段】 2つの半導体チップ1,2を、それらの主表面が対向するようにして積層する。2つのインダクタ16,41は狭い間隔で対向するように位置決めされる。半導体チップ2のSOI層34のうちのインダクタ41の上方に位置する部分をエッチング除去する。また、ウェットエッチングにより、半導体チップ2のシリコンバルク基板の下層にある埋込み酸化膜33を除去せずに、シリコンバルク基板のみを高選択にエッチング除去する。【選択図】図4

請求項（抜粋）：

積層された第1および第2の半導体チップを備え、それぞれ前記第1および第2の半導体チップに搭載された第1および第2のインダクタ間で無線通信を行なう半導体装置において、前記第1の半導体チップは、基板の表面に前記第1のインダクタを含む第1の無線通信回路を形成したものであり、前記第2の半導体チップは、シリコンバルク基板上に絶縁膜と単結晶シリコン層を積層したSOI基板の表面に前記第2のインダクタを含む第2の無線通信回路を形成したものであり、前記第1の半導体チップの表面に、前記第2の半導体チップの表面を下向きにして第2の半導体チップを積層し、前記第2の半導体チップの前記シリコンバルク基板を除去したことを特徴とする、半導体装置。

IPC (8件)：

H01L 25/065 , H01L 25/07 , H01L 25/18 , H01L 21/822 , H01L 27/04 , H01L 21/320 , H01L 23/52 , H01L 27/00

FI (4件)：

H01L25/08 B , H01L27/04 L , H01L21/88 Z , H01L27/00 301C

Fターム (24件)：

5F033JJ08 , 5F033JJ11 , 5F033MM30 , 5F033QQ09 , 5F033QQ37 , 5F033RR04 , 5F033RR06 , 5F033RR22 , 5F033UU04 , 5F033VV04 , 5F033VV05 , 5F033VV06 , 5F033VV07 , 5F033VV08 , 5F033XX23 , 5F038AZ04 , 5F038CA10 , 5F038DF01 , 5F038DF04 , 5F038DF05 , 5F038EZ06 , 5F038EZ07 , 5F038EZ15 , 5F038EZ20

引用特許：

出願人引用 (3件)

集積回路用データ通信装置ならびに集積回路チップおよびこの集積回路チップを用いた集積回路
公報種別：公開公報出願番号：特願平10-295575 出願人：株式会社シンセシス
集積回路装置とその製造方法
公報種別：公開公報出願番号：特願平6-010771 出願人：富士通株式会社
半導体装置
公報種別：公開公報出願番号：特願2001-279041 出願人：新日本無線株式会社

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