特許
J-GLOBAL ID：200903039624146653

不揮発性半導体記憶装置

発明者：
岩田 佳久

岩田 佳久 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (7件)： 三好 秀和 ,  岩▲崎▼ 幸邦 ,  川又 澄雄 ,  中村 友之 ,  伊藤 正和 ,  高橋 俊一 ,  高松 俊雄
公報種別：公開公報
出願番号（国際出願番号）：特願2006-172833
公開番号（公開出願番号）：特開2008-004765
出願日： 2006年06月22日
公開日（公表日）： 2008年01月10日
要約：
【課題】選択ゲートトランジスタによるカットオフ特性を確保し、メモリセルを半導体基板上に積層化配置し、大容量化を図る。【解決手段】ソース線SLに接続された選択ゲートトランジスタTGSと、ビット線20に接続された選択ゲートトランジスタTGDと、選択ゲートトランジスタTGSと選択ゲートトランジスタTGDの間に接続され,メモリセルトランジスタM10〜M13がソース/ドレイン領域26を介して直列接続された第1メモリセルストリングと、第1メモリセルストリングに並列接続され,メモリセルトランジスタM20〜M23がソース/ドレイン領域26を介して直列接続された第2メモリセルストリングとを備え、第1,及び第2メモリストリングは半導体基板10上に層間絶縁膜34を介して積層化配置され、選択ゲートトランジスタTGS,及びTGDは半導体基板10上に配置されるNAND型不揮発性半導体記憶装置。【選択図】図1
請求項（抜粋）：
ソース領域をソース線に接続され,ゲート電極を第1選択ゲート線に接続されたソース線側選択ゲートトランジスタと、 ドレイン領域をビット線に接続され,ゲート電極を第2選択ゲート線に接続されたビット線側選択ゲートトランジスタと、 前記ソース線側選択ゲートトランジスタのドレイン領域と前記ビット線側選択ゲートトランジスタのソース領域との間に接続され,メモリセルトランジスタが複数個,直列接続された第1メモリセルストリングと、 前記第1メモリセルストリングに並列接続され,メモリセルトランジスタが複数個,直列接続された第2メモリセルストリング とを備え、前記第1メモリセルストリング,及び前記第2メモリストリングは半導体基板上に層間絶縁膜を介して積層化配置され、前記ソース線側選択ゲートトランジスタ,及び前記ビット線側選択ゲートトランジスタは前記半導体基板上に配置されることを特徴とする不揮発性半導体記憶装置。
IPC (6件)：
H01L 21/824 ,  H01L 27/115 ,  H01L 27/10 ,  H01L 29/788 ,  H01L 29/792 ,  G11C 16/04
FI (5件)：
H01L27/10 434 ,  H01L27/10 481 ,  H01L29/78 371 ,  G11C17/00 621Z ,  G11C17/00 622E
Fターム (49件)：
5B125BA02 ,  5B125BA05 ,  5B125BA08 ,  5B125CA06 ,  5B125EA01 ,  5B125EA05 ,  5B125FA02 ,  5B125FA06 ,  5B125FA07 ,  5F083EP02 ,  5F083EP18 ,  5F083EP22 ,  5F083EP23 ,  5F083EP33 ,  5F083EP34 ,  5F083EP48 ,  5F083EP49 ,  5F083EP76 ,  5F083ER21 ,  5F083GA10 ,  5F083HA02 ,  5F083JA03 ,  5F083JA04 ,  5F083JA33 ,  5F083LA03 ,  5F083LA04 ,  5F083LA05 ,  5F083LA06 ,  5F083LA07 ,  5F083LA08 ,  5F083LA10 ,  5F083MA06 ,  5F083MA16 ,  5F083MA19 ,  5F083NA01 ,  5F083ZA21 ,  5F101BA01 ,  5F101BA45 ,  5F101BA47 ,  5F101BB02 ,  5F101BB05 ,  5F101BD22 ,  5F101BD30 ,  5F101BD33 ,  5F101BD34 ,  5F101BD35 ,  5F101BE01 ,  5F101BE07 ,  5F101BF05
引用特許：
出願人引用 (2件)
  • 米国特許出願公開第2004/0124466号明細書
  • 米国特許出願公開第2004/0155302号明細書
審査官引用 (3件)

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