特許
J-GLOBAL ID：200903059433914678

不揮発性半導体メモリ装置

発明者：
中村 明弘

中村 明弘 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願2001-171333
公開番号（公開出願番号）：特開2002-368140
出願日： 2001年06月06日
公開日（公表日）： 2002年12月20日
要約：
【要約】【課題】ゲート誘電体膜内部に電荷蓄積機能を持たせた不揮発性メモリトランジスタのスケーリング性および特性の向上の余地を狭めることなく、そのビット当たりのセル面積を大幅に低減する。【解決手段】半導体基板SUB上に導電層と層間絶縁層を複数積層させた積層構造を有し、この積層構造内にメモリセルアレイが配置されている。このメモリセルアレイが、層間絶縁層INT1上に形成された半導体薄膜STFに形成された複数のメモリトランジスタを有している。各メモリトランジスタが、半導体薄膜STF上に積層された複数の誘電体層からなり、その内部に、半導体薄膜STFと対向する平面内で離散化された電荷蓄積手段(たとえば電荷トラップ等)を含むゲート誘電体膜GD2と、ゲート誘電体膜GD2上に形成され、半導体薄膜STFに対しチャネルの誘起を制御するゲート電極WLとを有している。
請求項（抜粋）：
半導体基板上に導電層と層間絶縁層を複数積層させた積層構造を有し、半導体基板上方の積層構造内にメモリセルアレイが配置され、上記メモリセルアレイが、層間絶縁層上に形成された半導体薄膜に形成された複数のメモリトランジスタを有し、各メモリトランジスタが、半導体薄膜上に積層された複数の誘電体層からなり、当該複数の誘電体層内部に、半導体薄膜と対向する平面内で離散化された電荷蓄積手段を含むゲート誘電体膜と、ゲート誘電体膜上に形成され、半導体薄膜に対しチャネルの誘起を制御するゲート電極とを有した不揮発性半導体メモリ装置。
IPC (5件)：
H01L 21/8247 ,  H01L 27/10 481 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792
FI (3件)：
H01L 27/10 481 ,  H01L 27/10 434 ,  H01L 29/78 371
Fターム (25件)：
5F083EP17 ,  5F083EP18 ,  5F083EP32 ,  5F083EP76 ,  5F083HA02 ,  5F083JA39 ,  5F083LA12 ,  5F083LA16 ,  5F083MA06 ,  5F083MA19 ,  5F083NA08 ,  5F083PR39 ,  5F083PR40 ,  5F083ZA01 ,  5F083ZA21 ,  5F101BA45 ,  5F101BA54 ,  5F101BB02 ,  5F101BC02 ,  5F101BD22 ,  5F101BD30 ,  5F101BD34 ,  5F101BE05 ,  5F101BE06 ,  5F101BF05
引用特許：
審査官引用 (5件)
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