特許
J-GLOBAL ID：200903039716440620
炭化珪素半導体装置およびその製造方法
発明者：
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出願人/特許権者：
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代理人 (3件)：
伊藤 洋二
, 三浦 高広
, 水野 史博
公報種別：公開公報
出願番号（国際出願番号）：特願2004-153126
公開番号（公開出願番号）：特開2005-340249
出願日： 2004年05月24日
公開日（公表日）： 2005年12月08日
要約：
【課題】 イオン注入法によりゲート層が形成された炭化珪素半導体装置と比較して、ゲートの入力抵抗が低く、かつ、ゲート、ドレイン間の耐圧が高いJFETを備える炭化珪素半導体装置およびその製造方法を提供する。【解決手段】 N+型基板5の上に順にN-型ドリフト層6、N+型半導体層7が形成された半導体基板1を用意する。そして、N+型半導体層7の表面からN-型ドリフト層6に至る深さのトレンチ8を形成する。続いて、エピタキシャル成長法により、トレンチ8の内壁上に、トレンチ8の内壁に沿った形状、すなわち、U字形状のP型ゲート層9を形成する。その後、トレンチ8の内部にゲート配線用金属11を形成し、サイドウォール12および埋め込み絶縁膜13でトレンチ8を塞ぐ。そして、半導体基板1の表面上に層間絶縁膜14、ソース電極16を形成する。【選択図】 図2
請求項（抜粋）：
第1導電型の炭化珪素からなる基板(5)と、前記基板表面上の第1導電型の炭化珪素からなるドリフト層(6)と、前記ドリフト層上の第1導電型の炭化珪素からなる第1の半導体層(7)とを備える半導体基板(1)を用意する工程と、
前記半導体基板におけるセル部(2)の形成予定領域に、前記第1の半導体層の表面から前記ドリフト層に到達する深さである複数の第1のトレンチ(8)を形成する工程と、
エピタキシャル成長法により、前記第1のトレンチの内壁上に、第2導電型の炭化珪素からなるゲート層(9)を形成する工程と、
前記半導体基板の表面上に第1の絶縁膜(14)を形成する工程と、
前記第1の絶縁膜上に、前記ゲート層に電気的に接続されたゲート電極(21)を形成する工程と、
前記第1の絶縁膜上に、前記セル部の形成予定領域における前記第1の半導体層に電気的に接続されたソース電極(16)とを形成する工程と、
前記基板と電気的に接続されたドレイン電極(19)を形成する工程とを有することを特徴とする炭化珪素半導体装置の製造方法。
IPC (6件)：
H01L21/337
, H01L21/338
, H01L21/822
, H01L27/04
, H01L29/808
, H01L29/812
H01L29/80 C
, H01L29/80 P
, H01L27/04 H
5F038BH05
, 5F038BH13
, 5F038BH15
, 5F038DF01
, 5F038EZ01
, 5F038EZ02
, 5F038EZ20
, 5F102FA00
, 5F102FA01
, 5F102FA06
, 5F102GA14
, 5F102GB02
, 5F102GC08
, 5F102GD05
, 5F102GJ03
, 5F102GL03
, 5F102GR01
, 5F102GT07
, 5F102GV03
, 5F102HC01
, 5F102HC11
, 5F102HC15
, 5F102HC18
, 5F102HC19
