特許
J-GLOBAL ID:200903015848991972

高耐圧半導体装置及びその製造方法

発明者:
出願人/特許権者:
代理人 (6件): 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  村松 貞男 ,  橋本 良郎
公報種別:公開公報
出願番号(国際出願番号):特願2003-076252
公開番号(公開出願番号):特開2004-006723
出願日: 2003年03月19日
公開日(公表日): 2004年01月08日
要約:
【課題】優れたスイッチオフ特性を得ることができ、製造が容易な高耐圧半導体装置を提供する。【解決手段】高耐圧半導体装置は、n型の高抵抗半導体層2と、高抵抗半導体層2の一方の面に設けられた低抵抗のn型のソース層3aと、ソース層3aの周囲に設けられたトレンチ5、5 ́と、トレンチ5,5 ́の側面及び底面に設けられたp型のゲート層9と、トレンチ5,5 ́の側面に設けられた側壁絶縁膜10a、10bと、トレンチ5,5 ́の底面のゲート層9に設けられたp型のゲートコンタクト層12と、高抵抗半導体層2の他方の面に設けられた低抵抗のn型のドレイン層1とを具備する。【選択図】 図1
請求項(抜粋):
第1と第2の主面を有し、前記第1の主面に互いに並列に設けられた細長平面形状の複数の第1のトレンチを有する第1導電型の高抵抗半導体層と、 前記高抵抗半導体層の不純物濃度よりも高い濃度で前記第1の主面に設けられ、前記複数の第1のトレンチの内の隣接するトレンチに各々が挟まれた第1導電型の複数の第1の半導体領域と、 前記複数の第1のトレンチの各々の側壁及び底部に連続的に設けられた第2導電型の第2の半導体領域と、 前記複数の第1のトレンチの各々の前記側壁の前記第2の半導体領域上に設けられた側壁絶縁膜と、 前記複数の第1のトレンチの各々の前記底部の前記第2の半導体領域の表面領域に設けられ、前記第2の半導体領域の不純物濃度よりも高い不純物濃度を有する第2導電型の第3の半導体領域と、 前記高抵抗半導体層の前記第2の主面に設けられ、前記高抵抗半導体層の不純物濃度よりも高い不純物濃度を有する第4の半導体領域と、 前記複数の第1の半導体領域の各々の上に形成された第1の電極と、 前記複数の第1のトレンチの各々を埋め込み前記第3の半導体領域に接触する第2の電極と、 前記第4の半導体領域に対して形成された第3の電極と、 を具備することを特徴とする高耐圧半導体装置。
IPC (6件):
H01L29/80 ,  H01L21/28 ,  H01L29/47 ,  H01L29/74 ,  H01L29/78 ,  H01L29/872
FI (6件):
H01L29/80 V ,  H01L21/28 301B ,  H01L29/78 652T ,  H01L29/78 654C ,  H01L29/74 M ,  H01L29/48 D
Fターム (39件):
4M104AA03 ,  4M104BB04 ,  4M104BB05 ,  4M104BB20 ,  4M104BB21 ,  4M104BB25 ,  4M104BB26 ,  4M104CC01 ,  4M104CC03 ,  4M104DD04 ,  4M104DD26 ,  4M104DD78 ,  4M104DD84 ,  4M104FF01 ,  4M104FF27 ,  4M104FF31 ,  4M104GG03 ,  4M104GG07 ,  4M104GG09 ,  4M104GG11 ,  4M104GG18 ,  5F005AA03 ,  5F005AC01 ,  5F005AC02 ,  5F005AF01 ,  5F005AF02 ,  5F005BA02 ,  5F102FA01 ,  5F102FB01 ,  5F102GC07 ,  5F102GC08 ,  5F102GD04 ,  5F102GJ02 ,  5F102GL02 ,  5F102GS09 ,  5F102HC01 ,  5F102HC07 ,  5F102HC16 ,  5F102HC21
引用特許:
審査官引用 (6件)
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