特許
J-GLOBAL ID：200903039784616320

半導体装置の製造方法

発明者：
小林 博文

小林 博文 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (1件)： 上柳 雅誉 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-062577
公開番号（公開出願番号）：特開2002-368213
出願日： 2002年03月07日
公開日（公表日）： 2002年12月20日
要約：
【要約】【課題】 ゲート電極の寸法ばらつきが低減できる半導体装置の製造方法を提供する。【解決手段】 (a)に示すように、Si基板11上にゲート酸化膜12を形成し、その上にポリシリコン層13を形成する。ポリシリコン層13の燐拡散後、次にレジスト層の塗布へと移行するまでにポリシリコン層13上全体に任意の膜厚で自然酸化膜14が形成される。そこで、(b)に示すように、上記ポリシリコン層13上に存在する自然酸化膜14をDHF洗浄(希釈HFによる洗浄)によって除去する。その後、ポリシリコン層13上にレジスト層15を塗布し、パターニングし、レジスト層15をマスクにドライエッチングすることによりポリシリコンゲート電極Gを形成する。
請求項（抜粋）：
Siウェハ上に形成されたポリシリコン層に対し、フォトリソグラフィ技術を用いてゲート電極をパターニングする工程において、前記フォトリソグラフィ技術におけるレジストの塗布前処理として前記ポリシリコン層上にできた自然酸化膜を除去する工程を含むことを特徴とする半導体装置の製造方法。
IPC (4件)：
H01L 29/78 ,  H01L 21/027 ,  H01L 21/28 301 ,  H01L 29/43
FI (4件)：
H01L 21/28 301 A ,  H01L 29/78 301 G ,  H01L 29/62 G ,  H01L 21/30 563
Fターム (14件)：
4M104BB01 ,  4M104CC05 ,  4M104DD61 ,  4M104HH20 ,  5F046HA04 ,  5F140AA00 ,  5F140AA39 ,  5F140BA01 ,  5F140BF01 ,  5F140BF04 ,  5F140BG26 ,  5F140BG31 ,  5F140BG36 ,  5F140BG38
引用特許：
審査官引用 (3件)

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