特許
J-GLOBAL ID：200903039960913034
同期型ダイナミック型半導体記憶装置
出願人/特許権者：
三菱電機株式会社
三菱電機株式会社 について
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-043888
公開番号（公開出願番号）：特開平10-241363
出願日： 1997年02月27日
公開日（公表日）： 1998年09月11日
要約：
【要約】【課題】 チップ中央部に、入出力端子が配置されているSDRAMにおいて、高速動作を可能とするSDRAMを提供する。【解決手段】 外部クロック入力パッド112に与えられる外部クロック信号ext.CLKは、独立した2つの入力初段回路200および202を介して独立した2つの内部クロック発生回路102および204に伝達される。ロウ系回路および列系回路等の動作を制御する内部クロック信号int.CLK1は、第1のクロック発生回路102により供給され、出力バッファ回路118を制御する内部クロック信号int.CLK2は、第2のクロック発生回路204から供給される。
請求項（抜粋）：
一連のパルス列からなる外部クロック信号に同期して、制御信号およびアドレス信号を含む複数の外部信号を取込み、かつ、記憶データを出力する長方形形状の同期型ダイナミック型半導体記憶装置であって、行列状に配置される複数のメモリセルを有するメモリセルアレイと、前記外部クロック信号を受けて、内部クロック信号を出力する第1のクロック発生手段と、前記内部クロック信号および前記外部信号に応じて、前記同期型ダイナミック型半導体記憶装置のデータ出力動作を制御する制御手段と、前記複数の外部信号を受け、または前記記憶データを出力し、前記長方形形状の第1の辺方向に沿って配置される複数の入出力端子とを備え、前記複数の入出力端子は、前記外部クロック信号を受ける外部クロック入力端子と、前記外部クロック入力端子および前記制御手段を挟むように配置される第1および第2のデータ入出力端子とを含み、前記制御手段により制御され、前記第1のクロック発生手段からの前記内部クロック信号に同期して外部からの行アドレス信号に応じて前記メモリセルアレイの対応する行を選択する行選択手段と、前記制御手段により制御され、前記第1のクロック発生手段からの前記内部クロック信号に同期して列アドレス信号に応じて前記メモリセルアレイの対応する複数の列を選択し、選択された前記行および列に対応する複数の前記メモリセルの記憶データを読出す列選択手段と、前記外部クロック入力端子からの前記外部クロック信号を受けて、内部クロック信号を出力する第2のクロック発生手段と、前記列選択手段からの対応する前記記憶データを受けて、前記第2のクロック発生手段から直接受ける前記内部クロック信号に同期して、対応する前記第1および第2のデータ入出力端子に前記記憶データをそれぞれ出力する第1および第2のデータ出力手段とをさらに備える、同期型ダイナミック型半導体記憶装置。
IPC (4件)：
FI (4件)：
引用特許：
Copyright (c) 2009 Japan Science and Technology Agency. All Rights Reserved