特許
J-GLOBAL ID：200903040785084338
処理済みフォトレジストを使用して半導体素子を形成する方法
発明者：
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出願人/特許権者：
代理人 (1件)：
桑垣 衛
公報種別：公表公報
出願番号（国際出願番号）：特願2006-553127
公開番号（公開出願番号）：特表2007-522673
出願日： 2005年01月12日
公開日（公表日）： 2007年08月09日
要約：
半導体素子(50)は、導電層(16)をパターニングしてトランジスタ(80,82,84)のゲート(60,62,64)を形成することにより形成される。ゲート(60,62,64)を形成するプロセスは、導電層(16)を覆うフォトレジスト(54,56,58)をパターニングする工程を有する。パターニング済みフォトレジスト(54,56,58)をトリミングしてフォトレジストの幅が小さくなるようにする。フッ素、好適にはF2をトリミング済みフォトレジスト(54,56,58)に導入して導電層に対するフォトレジストの硬度及びフォトレジストの選択性を高くする。トリミング済みのフッ素化フォトレジスト(54,56,58)をマスクとして使用して、導電層(16)をエッチングしてゲート(60,62,64)として有用な導電パターンを形成する。トランジスタ(80,82,84)は、導電性ピラーがゲート(60,62,64)となるように形成される。他のハロゲン元素、特に塩素をフッ素の代わりに使用することができる。
請求項（抜粋）：
基板を設ける工程と、
パターニングされるべきパターニング対象層を基板の上方に設ける工程と、
最小寸法を有するパターニング済みフォトレジスト層を、前記パターニング対象層の上に設ける工程と、
パターニング済みフォトレジスト層をトリミングする工程と、
フォトレジスト層の特性を改質して後続のエッチング処理に対する耐性を高めるためにトリミング済みのパターニング済みフォトレジスト層を処理する工程と、
トリミング済みのパターニング済みフォトレジスト層のパターンを前記パターニング対象層に転写する工程とを備える、半導体素子の製造方法。
IPC (3件)：
H01L 21/306
, H01L 21/027
, G03F 7/40
H01L21/302 105A
, H01L21/30 570
, G03F7/40 511
2H096AA25
, 2H096BA01
, 2H096BA09
, 2H096HA05
, 2H096HA07
, 5F004AA04
, 5F004DA00
, 5F004DA04
, 5F004DA23
, 5F004DA26
, 5F004DB04
, 5F004DB08
, 5F004DB26
, 5F004EA04
, 5F004EA37
, 5F004EB02
, 5F004FA08
, 5F046LA18
