1R1DMRAMブロックアーキテクチャ

発明者：
出願人/特許権者：
代理人 (3件)：古谷聡 , 溝部孝彦 , 西山清春
公報種別：公開公報
出願番号（国際出願番号）：特願2005-041746
公開番号（公開出願番号）：特開2005-251378
出願日： 2005年02月18日
公開日（公表日）： 2005年09月15日
要約：

【課題】 MRAMにおけるスニークパス電流の影響を低減すること。【解決手段】本発明は、1R1Dブロックアーキテクチャの磁気メモリ装置を提供する。一実施形態において磁気メモリ装置は、抵抗デバイス(204,206,208,210)のクロスポイントアレイ(202)を有する。各抵抗デバイス(204)は、分離ダイオード(214)のような分離デバイスと対を成すように構成される。フィードバック制御式制御回路(212)がクロスポイントアレイ(202)に接続される。制御回路(212)はクロスポイントアレイ(202)内に等電位状態を確立し、クロスポイントアレイ(202)内の選択された抵抗デバイス(202)が基準状態にアサートされたときに電流の変化を認識する。また、本発明は関連する使用方法も提供する。【選択図】図2

請求項（抜粋）：

データ記憶クロスポイントアレイ(202)であって、複数の平行な導電性の行(216,216')と、前記行(216,216')と交差して複数の交点を形成する複数の平行な導電性の列(218,218')と、分離ダイオードと対を成すように構成され、行(216,216')と列(218,218')の交点に行および列と接触するように配置された複数のSVMセル(302〜302''')と、前記クロスポイントアレイ(202)に接続されたサンプルホールド回路(230)と、前記クロスポイントアレイ(202)に接続されるとともに、前記サンプルホールド回路(230)に切替可能に接続されたフィードバック制御式制御回路(212)とからなり、前記フィードバック制御式制御回路(212)は、選択されたSVMセル(400)と交差する選択された列導体(402)に接続されるとともに、前記サプルホールド回路(230)に接続された選択列増幅器(416)と、非選択の行導体に接続されるとともに、前記サンプルホールド回路(230)に接続された非選択行増幅器(418)と、電流源から基準電流を受け取るとともに、前記クロスポイントアレイ(202)の選択された列導体(402)からフィードバックセンス電流を受け取る制御増幅器(412)とからなり、前記制御回路(212)は、前記制御増幅器(412)を前記サンプルホールド回路(230)に接続し、前記選択列増幅器(416)および前記非選択行増幅器(418)に供給される第1の電圧(VA)を確定し、前記制御増幅器(412)は、前記第1の電圧(VA)を調節して前記基準電流と前記フィードバックセンス電流との差が最小になるようにすることにより、前記クロスポイントアレイ(202)を等電位状態に初期化する、データ記憶クロスポイントアレイ(202)。

IPC (2件)：

G11C11/15 , H01L27/105

FI (2件)：

G11C11/15 150 , H01L27/10 447

Fターム (3件)：

5F083FZ10 , 5F083GA09 , 5F083LA03

引用特許：

審査官引用 (4件)

磁気ランダムアクセスメモリ
公報種別：公開公報出願番号：特願2001-350013 出願人：株式会社東芝
半導体記憶装置
公報種別：公開公報出願番号：特願2001-369041 出願人：三菱電機株式会社
磁気ランダムアクセスメモリ
公報種別：公開公報出願番号：特願2000-182672 出願人：日本電気株式会社

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