半導体メモリ装置及びその製造方法

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出願人/特許権者：
代理人 (1件)：小池隆彌
公報種別：公開公報
出願番号（国際出願番号）：特願平11-049397
公開番号（公開出願番号）：特開2000-252372
出願日： 1999年02月26日
公開日（公表日）： 2000年09月14日
要約：

【要約】 (修正有)【課題】ゲート形成前に形成されたソース・ドレイン領域に対して自己整合的にゲート強誘電体膜を形成するには、半導体基板にトレンチを形成しなければならなかったが、このトレンチ形成の際に、トレンチ周辺にダメージが導入されるため、トランジスタの特性が劣化するという問題等があった。【解決手段】半導体基板1のチャネル形成領域直上に形成したダミーゲート電極4aをマスクにイオン注入し、ダミーゲート電極に対して自己整合的にソース・ドレイン領域5を形成する。全面に第1の層間絶縁膜6を形成した後、第1の層間絶縁膜6に対して平坦化処理を行って、ダミーゲート電極4a上表面を露出させる。ダミーゲート電極4a及び保護酸化膜3を除去し、トレンチ7を形成する。全面にバッファ誘電体膜8、強誘電体膜9、ゲート電極材料10の順序で形成した後、パターニングすることによりゲートを形成する。

請求項（抜粋）：

第1導電型の半導体基板と、前記半導体基板に形成された第1導電型と反対の第2導電型のソース・ドレイン領域と、前記半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜に前記ソース・ドレイン領域に対して自己整合的に形成された、前記半導体基板表面に達するトレンチと、前記トレンチの少なくとも内壁に形成されたゲートとを有することを特徴とする半導体メモリ装置。

IPC (8件)：

H01L 21/8247 , H01L 29/788 , H01L 29/792 , H01L 27/115 , H01L 27/10 451 , H01L 27/108 , H01L 21/8242 , H01L 29/78

FI (5件)：

H01L 29/78 371 , H01L 27/10 451 , H01L 27/10 434 , H01L 27/10 651 , H01L 29/78 301 G

Fターム (26件)：

5F001AA17 , 5F001AD12 , 5F001AD62 , 5F001AG07 , 5F001AG12 , 5F001AG21 , 5F001AG26 , 5F001AG29 , 5F040DC01 , 5F040EC04 , 5F040EC07 , 5F040EC08 , 5F040EC10 , 5F040ED01 , 5F040ED03 , 5F040FA01 , 5F040FC05 , 5F040FC10 , 5F083FR06 , 5F083JA12 , 5F083JA38 , 5F083JA43 , 5F083PR06 , 5F083PR25 , 5F083PR29 , 5F083PR40

引用特許：

審査官引用 (3件)

半導体装置及びその製造方法
公報種別：公開公報出願番号：特願平8-356493 出願人：株式会社東芝
酸化物結晶薄膜の製造方法及び薄膜素子
公報種別：公開公報出願番号：特願平6-139131 出願人：シャープ株式会社
MOSトランジスタおよびその製造方法
公報種別：公開公報出願番号：特願平8-181809 出願人：日本電気株式会社

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