半導体装置

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出願人/特許権者：
代理人 (1件)：筒井大和
公報種別：公開公報
出願番号（国際出願番号）：特願2001-007191
公開番号（公開出願番号）：特開2002-217416
出願日： 2001年01月16日
公開日（公表日）： 2002年08月02日
要約：

【要約】【課題】電源回路の電源効率を向上させる。【解決手段】 DC-DCコンバータを構成する複合パワーMOS・FET PMのハイ側のパワーMOS・FETQ1を横型のMOS・FETで構成し、ロウ側のパワーMOS・FETQ2を縦型のMOS・FETで構成した。

請求項（抜粋）：

第1動作電圧を供給する第1電源端子及び前記第1動作電圧より低い第2動作電圧を供給する第2電源端子と、前記第1電源端子と出力端子との間にそのソース・ドレイン経路が直列接続された第1電界効果トランジスタと、前記出力端子と前記第2電源端子との間にそのソース・ドレイン経路が直列接続された第2電界効果トランジスタとを含む電源回路を有し、前記第1電界効果トランジスタは、第1主面と前記第1主面に対向する第2主面とを有する半導体基板と、前記半導体基板の第1主面上にゲート絶縁膜を介して形成されたゲート電極と、前記第1主面に形成され、かつ、前記ゲート電極の両端に形成された第1導電型のソース及びドレイン領域と、前記第1主面に形成され、かつ、前記ソース及びドレイン領域間に形成された前記第1導電型と反対の第2導電型のチャンネル形成用の半導体領域とを有し、前記第2電界効果トランジスタは、第1主面と前記第1主面に対向する第2主面とを有する半導体基板と、前記半導体基板の第1主面上にゲート絶縁膜を介して形成されたゲート電極と、前記第1主面に形成され、かつ、その一部が平面的に前記ゲート電極と重なるように形成された第2導電型のチャンネル形成用の半導体領域と、前記チャンネル形成用の半導体領域中に形成され、かつ、前記ゲート電極の一端部に形成された第1導電型のソース領域と、前記第2主面に形成され、かつ、前記チャンネル形成用の半導体領域の下部に形成されたドレイン領域と有することを特徴とする半導体装置。

IPC (6件)：

H01L 29/78 656 , H01L 29/78 , H01L 29/78 652 , G06F 1/26 , H01L 25/07 , H01L 25/18

FI (5件)：

H01L 29/78 656 B , H01L 29/78 652 Q , G06F 1/00 330 A , H01L 25/04 C , H01L 29/78 301 X

Fターム (11件)：

5B011DB02 , 5B011DB04 , 5B011EA02 , 5F040DA01 , 5F040DA03 , 5F040DA11 , 5F040DC01 , 5F040EC07 , 5F040EH07 , 5F040EJ01 , 5F040FC05

引用特許：

審査官引用 (6件)

スイッチング素子を用いたマイクロ電源装置
公報種別：公開公報出願番号：特願平7-234518 出願人：株式会社東芝
半導体集積回路
公報種別：公開公報出願番号：特願平8-315779 出願人：富士電機株式会社
特開昭64-004058

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