デジタルPLL回路

発明者： ,
出願人/特許権者：
代理人 (2件)：林恒徳 , 土井健二
公報種別：公開公報
出願番号（国際出願番号）：特願2005-027231
公開番号（公開出願番号）：特開2006-217203
出願日： 2005年02月03日
公開日（公表日）： 2006年08月17日
要約：

【課題】ホールドオーバ時の初期周波数偏差を抑えることを可能とするDPLL回路を提供する。【解決手段】デジタル同期網の基準クロックに位相同期した内部クロックを生成するデジタルPLL回路であって,制御信号値の大きさに対応する周波数信号を生成するスレーブ発振器と,前記スレーブ発振器の出力と,入力する基準クロックの位相差を検知し,前記検知される位相差に対応する所定ビット数のデジタル信号を出力する位相差検知回路と,前記位相差検知回路の出力に基づき補正値を生成するホールドオーバ部とを有し,ホールドオーバが検知される時に前記ホールドオーバ部は,前記位相差検知回路の出力に周期的に補正値を加算して前記スレーブ発振器に対する制御値とする。【選択図】図6

請求項（抜粋）：

デジタル同期網の基準クロックに位相同期した内部クロックを生成するデジタルPLL回路であって, 制御信号値の大きさに対応する周波数信号を生成するスレーブ発振器と, 前記スレーブ発振器の出力と,入力する基準クロックの位相差を検知し,前記検知される位相差に対応する所定ビット数のデジタル信号を出力する位相差検知回路と, 前記位相差検知回路の出力に基づき補正値を生成するホールドオーバ部とを有し, ホールドオーバが検知される時に,前記ホールドオーバ部は,前記位相差検知回路の出力に周期的に補正値を加算して前記スレーブ発振器に対する制御値とすることを特徴とするデジタルPLL回路。

IPC (2件)：

H03L 7/06 , H03L 7/08

FI (2件)：

H03L7/06 B , H03L7/08 K

Fターム (13件)：

5J106AA05 , 5J106BB01 , 5J106CC01 , 5J106CC21 , 5J106CC46 , 5J106CC52 , 5J106DD13 , 5J106DD33 , 5J106DD35 , 5J106GG01 , 5J106KK01 , 5J106KK05 , 5J106KK06

引用特許：

出願人引用 (6件)

周波数同期装置および周波数同期制御方法
公報種別：公開公報出願番号：特願2001-160421 出願人：埼玉日本電気株式会社
位相保持方法とその位相保持回路
公報種別：公開公報出願番号：特願平10-055030 出願人：日本電気株式会社
特開平2-312318

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審査官引用 (5件)

位相保持方法とその位相保持回路
公報種別：公開公報出願番号：特願平10-055030 出願人：日本電気株式会社
特開平2-312318
特開平2-100518

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