特許
J-GLOBAL ID：200903041853924095

ラッチ回路

発明者：
上村 大樹

上村 大樹 について

, 
戸坂 義春

戸坂 義春 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 横山 淳一
公報種別：公開公報
出願番号（国際出願番号）：特願2006-139141
公開番号（公開出願番号）：特開2007-312104
出願日： 2006年05月18日
公開日（公表日）： 2007年11月29日
要約：
【課題】 本発明の課題は、論理回路が占める面積の増大が少なく、かつ、回路の反応速度の低下がないように、ソフトエラー耐性の強化を図ったラッチ回路を提供することにある。【解決手段】 上記の課題を解決するため、反転回路から構成されており、2以上の入力端子を有するフィードバック回路と、フィードバック回路の入力端子に、クロックに同期して、入力信号又は入力信号と同相の信号を入力する入力回路と、を備え、フィードバック回路は、2以上の入力端子に、同時に入力信号又は前記入力信号と同相の信号が入力されたときのみ、入力端子に予め決められた増幅段数で正帰還がかかる構成となっていることを特徴とするラッチ回路を提供する。【選択図】 図1
請求項（抜粋）：
反転回路から構成されており、2以上の入力端子を有するフィードバック回路と、 前記フィードバック回路の前記入力端子に、クロックに同期して、入力信号又は前記入力信号と同相の信号を入力する入力回路と、を備え、 前記フィードバック回路は、2以上の前記入力端子に、同時に前記入力信号又は前記入力信号と同相の信号が入力されたときのみ、前記入力端子に予め決められた増幅段数で正帰還がかかる構成となっていることを特徴とするラッチ回路。
IPC (3件)：
H03K 3/037 ,  H03K 3/356 ,  H03K 19/003
FI (3件)：
H03K3/037 Z ,  H03K3/356 D ,  H03K19/003 Z
Fターム (13件)：
5J032AA00 ,  5J032AB02 ,  5J032AC00 ,  5J034AB00 ,  5J034AB05 ,  5J034CB02 ,  5J034DB08 ,  5J043AA00 ,  5J043AA05 ,  5J043HH02 ,  5J043JJ10 ,  5J043KK01 ,  5J043KK06
引用特許：
出願人引用 (6件)
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審査官引用 (5件)
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