特許
J-GLOBAL ID：200903042040316434

トランジスタサイズ設計方法及びトランジスタサイズ設計装置。

発明者：
佐々木 浩仁

佐々木 浩仁 について

, 
山口 洋城

山口 洋城 について


出願人/特許権者：
凸版印刷株式会社

凸版印刷株式会社 について


公報種別：公開公報
出願番号（国際出願番号）：特願2001-233716
公開番号（公開出願番号）：特開2003-045976
出願日： 2001年08月01日
公開日（公表日）： 2003年02月14日
要約：
【要約】【課題】半導体集積回路設計用セルライブラリの各セルのレイアウト設計におけるトランジスタサイズ設計方法において、セルライブラリ用セル設計時に回路データでのシミュレーションが不要な、設計期間を大幅に短縮することができるトランジスタサイズ設計方法を提供する。【解決手段】複数の基本ロジック素子を駆動素子と負荷素子とに割り振り、割り振った各組合せ毎に駆動素子を入力側、負荷素子を出力側として接続された一対の回路のシミュレーション用データの入力を促す段階と、入力された一対の回路毎にトランジスタサイズをパラメタとして回路動作シミュレーションを実施し一対の回路毎の少なくとも動作速度を含む特性情報をトランジスタサイズをパラメタとして得る段階と、セルライブラリの各セル毎に、得られた一対の回路毎の特性情報とセルの回路データからトランジスタサイズの最適値を求める段階とを備えることを特徴とする。
請求項（抜粋）：
半導体集積回路設計用セルライブラリの各セルのレイアウト設計におけるトランジスタサイズ設計方法において、複数の基本ロジック素子を駆動素子と負荷素子とに割り振り、割り振った各組合せ毎に駆動素子を入力側、負荷素子を出力側として接続された一対の回路のシミュレーション用データの入力を促す段階と、入力された一対の回路毎にトランジスタサイズをパラメタとして回路動作シミュレーションを実施し一対の回路毎の少なくとも動作速度を含む特性情報をトランジスタサイズをパラメタとして得る段階と、セルライブラリの各セル毎に、セルの回路データの入力を促す段階と、得られた一対の回路毎の特性情報とセルの回路データからトランジスタサイズの最適値を求める段階とを備えることを特徴とするトランジスタサイズ設計方法。
IPC (4件)：
H01L 21/82 ,  G06F 17/50 658 ,  H01L 21/822 ,  H01L 27/04
FI (3件)：
G06F 17/50 658 M ,  H01L 21/82 D ,  H01L 27/04 A
Fターム (16件)：
5B046AA08 ,  5B046BA05 ,  5B046BA06 ,  5B046JA03 ,  5B046JA05 ,  5B046KA06 ,  5F038DT17 ,  5F038EZ09 ,  5F038EZ10 ,  5F038EZ20 ,  5F064BB05 ,  5F064BB06 ,  5F064BB07 ,  5F064CC01 ,  5F064HH09 ,  5F064HH12
引用特許：
出願人引用 (3件) 審査官引用 (3件)

前のページに戻る

TOP

BOTTOM