特許
J-GLOBAL ID：200903042249783870

論理回路

発明者：
前田 和範

前田 和範 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 藤巻 正憲
公報種別：公開公報
出願番号（国際出願番号）：特願平11-351501
公開番号（公開出願番号）：特開2001-168708
出願日： 1999年12月10日
公開日（公表日）： 2001年06月22日
要約：
【要約】【課題】 高速動作下においても制御信号に広いタイミングマージンを確保することができ、動作精度を向上させることができる論理回路を提供する。【解決手段】 制御信号tA、tB、tC及びtDが外部クロックCLKの半クロック毎に順次立ち上がる。また、制御信号txは制御信号tA及びtCと同じタイミングで立ち上がり、制御信号tyは制御信号tB及びtDと同じタイミングで立ち上がる。従って、出力回路における制御信号tx及びtyの1周期の長さを外部クロックCLKの1クロック分に相当させても、パラレルに入力された2ビットのデータを順次シリアルに出力することができる。従って、制御信号tx及びtyの立ち上げ及び立ち下げの制御が容易になり、広いマージンを確保することができる。例えば、1クロックが10n秒であれば、制御信号tx及びtyの立ち上げ及び立ち下げの制御を5n秒毎とすることができる。
請求項（抜粋）：
偶数本の入力ビット線と、前記偶数本の入力ビット線を夫々伝播する複数の信号ビットを第1のタイミングで同時にラッチする複数個のラッチ回路からなる第1のラッチ回路群と、前記偶数本の入力ビット線を夫々伝播する複数の信号ビットを第2のタイミングで同時にラッチする複数個のラッチ回路からなる第2のラッチ回路群と、前記偶数本の入力ビット線のうち半分の入力ビット線を伝播する信号をラッチする複数個の前記ラッチ回路の出力端がワイアドオアされた第1のノードと、前記偶数本の入力ビット線のうち残りの半分の入力ビット線を伝播する信号をラッチする複数個の前記ラッチ回路の出力端がワイアドオアされた第2のノードと、前記第1及び第2のノードがワイアドオアされた第3のノードと、次の信号ビットをラッチする前までに前記第1及び第2のラッチ回路群に対し一方のラッチ回路群にラッチされている信号ビットを前記第1のノードへ順次出力した後に他方のラッチ回路群にラッチされている信号ビットを前記第2のノードへ順次出力させる第1の制御手段と、前記第1及び第2のノードに順次出力された信号ビットを、前記両ノードから交互に前記第3のノードへ出力する第2の制御手段と、を有することを特徴とする論理回路。
IPC (2件)：
H03K 19/20 ,  H03K 21/08
FI (2件)：
H03K 19/20 ,  H03K 21/08
Fターム (10件)：
5J042AA10 ,  5J042BA01 ,  5J042CA00 ,  5J042CA07 ,  5J042CA14 ,  5J042CA20 ,  5J042CA27 ,  5J042CA28 ,  5J042DA00 ,  5J042DA03
引用特許：
出願人引用 (4件)
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