特許
J-GLOBAL ID：200903042463960070
LSI試験方式
発明者：
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出願人/特許権者：
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代理人 (1件)：
高橋 友二
公報種別：公開公報
出願番号（国際出願番号）：特願平9-171252
公開番号（公開出願番号）：特開平11-002665
出願日： 1997年06月13日
公開日（公表日）： 1999年01月06日
要約：
【要約】【課題】 上位レベルにおける機能モジュール間の接続検証は、バウンダリスキャンによる検証パタンにより各モジュール間の照合を行う方法があるが、モジュール間に順序回路を含むテスト回路が挿入されている場合、接続確認用検証パタンの機械的検証が困難になる。【解決手段】 モジュール間A-B及びA-Cに挿入されたテスト回路20内の順序回路201をバイパスさせるバイパス回路10を設け、出力端子OUT1〜OUT3から出力される接続検証用パタンを接続線を介して接続される入力端子IN1〜IN4 で一致させることとした。
請求項（抜粋）：
複数のモジュールから構成されるLSI回路の各モジュール間接続の正当性を検証するLSI試験方式において、モジュール間に挿入されたテスト回路内の順序回路をバイパスさせるバイパス回路を設け、出力端子から出力される接続検証用パタンを接続線を介して接続される入力端子で一致させることを特徴とするLSI試験方式。
IPC (4件)：
G01R 31/28
, G06F 11/22 330
, H01L 27/04
, H01L 21/822
G01R 31/28 V
, G06F 11/22 330 B
, H01L 27/04 T
