特許
J-GLOBAL ID：200903042541862889

半導体装置

発明者：
中村 和敏

中村 和敏 について

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山口 好広

山口 好広 について

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川口 雄介

川口 雄介 について

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小野 昇太郎

小野 昇太郎 について

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中川 明夫

中川 明夫 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (2件)： 松山 允之 ,  日向寺 雅彦
公報種別：公開公報
出願番号（国際出願番号）：特願2002-173649
公開番号（公開出願番号）：特開2004-022693
出願日： 2002年06月14日
公開日（公表日）： 2004年01月22日
要約：
【課題】オン抵抗と帰還容量との間にトレードオフの関係を改善し、且つ、十分に高い信頼性を有する縦型または横型MOSFET構造の半導体装置を提供することを目的とする。【解決手段】第1導電型の半導体層(4)と、その表面に選択的に形成された第2導電型の一対のベース領域(6)と、ベース領域内の表面に選択的に形成された第1導電型のソース領域(8)と、前記半導体層の表面において前記一対のベース領域の間に選択的に形成された第2導電型の電界緩和領域(20)と、前記ソース領域のそれぞれと前記電界緩和領域との間の前記ベース領域の表面にゲート絶縁膜(10)を介してそれぞれ設けられた一対のゲート電極(12)と、前記ソース領域に接続されたソース電極(14)と、を備え、前記電界緩和領域は、前記ゲート電極及び前記ソース電極のいずれに対しても絶縁膜を介して絶縁されてなることを特徴とする半導体装置を提供する。【選択図】 図1
請求項（抜粋）：
第1導電型の半導体層と、前記半導体層の表面に選択的に形成された第2導電型の一対のベース領域と、前記一対のベース領域のそれぞれにおいてベース領域内の表面に選択的に形成された第1導電型のソース領域と、前記半導体層の表面において前記一対のベース領域の間に選択的に形成された第2導電型の電界緩和領域と、前記ソース領域のそれぞれと前記電界緩和領域との間の前記ベース領域の表面にゲート絶縁膜を介してそれぞれ設けられた一対のゲート電極と、前記ソース領域に接続されたソース電極と、 を備え、 前記電界緩和領域は、前記ゲート電極及び前記ソース電極のいずれに対しても絶縁膜を介して絶縁されてなることを特徴とする半導体装置。
IPC (1件)：
H01L29/78
FI (5件)：
H01L29/78 652J ,  H01L29/78 652C ,  H01L29/78 652S ,  H01L29/78 301D ,  H01L29/78 301W
Fターム (16件)：
5F140AA11 ,  5F140AA25 ,  5F140AA30 ,  5F140AC21 ,  5F140AC23 ,  5F140BF01 ,  5F140BF51 ,  5F140BF52 ,  5F140BH10 ,  5F140BH18 ,  5F140BH25 ,  5F140BH30 ,  5F140BH41 ,  5F140BH43 ,  5F140BH47 ,  5F140BJ30
引用特許：
出願人引用 (9件)
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審査官引用 (9件)
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