特許
J-GLOBAL ID：200903043769620121
大規模集積回路装置の製造方法及び大規模集積回路装置
発明者：
出願人/特許権者：
代理人 (1件)：
土井 健二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-318928
公開番号（公開出願番号）：特開平10-162040
出願日： 1996年11月29日
公開日（公表日）： 1998年06月19日
要約：
【要約】【課題】遅延時間の計算が容易になる様にマクロのモデリングと特性抽出を行う手法を提供する。【解決手段】所定の機能を有するマクロコアを有し入力端子と出力端子の近傍に境界セルを付加したマクロに対して、該入力端子と出力端子に該境界セルの遅延特性データを属性データとして与えた論理ライブラリデータを生成してファイルに格納する工程と、少なくとも複数のセルと前記マクロを有し、前記セルが該マクロの入力端子及び出力端子に接続された境界セルを介して前記マクロコアに接続される論理回路を設計する工程と、設計された論理回路について、該遅延特性データに基づいてマクロの遅延時間を演算する工程と、演算して求めた該遅延時間にしたがって該設計された論理回路の論理シミュレーションを行う工程とを有することを特徴とする大規模集積回路装置の製造方法。上記の遅延特性データは、入力スルーレートに依存する遅延時間特性についてのデータである。
請求項（抜粋）：
所定の機能を有するマクロコアを有し入力端子と出力端子の近傍に境界セルを付加したマクロに対して、該入力端子と出力端子に該境界セルの遅延特性データを属性データとして与えた論理ライブラリデータを生成してファイルに格納する工程と、少なくとも複数のセルと前記マクロを有し、前記セルが該マクロの入力端子及び出力端子に接続された境界セルを介して前記マクロコアに接続される論理回路を設計する工程と、該設計された論理回路について、該遅延特性データに基づいてマクロの遅延時間を演算する工程と、演算して求めた該遅延時間にしたがって該設計された論理回路の論理シミュレーションを行う工程とを有することを特徴とする大規模集積回路装置の製造方法。
IPC (3件)：
G06F 17/50
, G01R 31/28
, H01L 21/82
G06F 15/60 664 K
, G01R 31/28 F
, G06F 15/60 668 Z
, H01L 21/82 C
, H01L 21/82 T
