特許
J-GLOBAL ID：200903044487274430
半導体装置
発明者：
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出願人/特許権者：
代理人 (2件)：
和泉 良彦
, 小林 茂
公報種別：公開公報
出願番号（国際出願番号）：特願2003-170486
公開番号（公開出願番号）：特開2005-005646
出願日： 2003年06月16日
公開日（公表日）： 2005年01月06日
要約：
【課題】バリア層の薄層化によってヘテロ接合型電界効果トランジスタの特性劣化が生じないショットキー接合形成層を形成した半導体装置を提供する。【解決手段】化合物半導体InP基板1上にInAlAsバッファー層2、InGaAsチャネル層3、InAlAsスペーサ層4、SiをプレーナードープしたInPキャリア供給層5、InAlAsSbショットキー接合形成層6となる化合物半導体層を順次積層した構造を持ち、また、前記ショットキー接合形成層6上の所定部分にゲート電極9、ソース電極10およびドレイン電極11を形成したヘテロ接合型電界効果トランジスタであって、ショットキー接合形成層6がInP基板1側より、InAlAsSbとInPを積層した構造の半導体装置とする。【選択図】図1
請求項（抜粋）：
化合物半導体基板上にバッファー層、チャネル層、スペーサ層、キャリア供給層、ショットキー接合形成層となる化合物半導体層を順次積層した構造を有し、前記ショットキー接合形成層上の所定部分にゲート電極、ソース電極およびドレイン電極を形成するヘテロ接合型電界効果トランジスタであって、前記ショットキー接合形成層が基板側より、InAlAsSbとInPを積層した構造であることを特徴とする半導体装置。
IPC (3件)：
H01L21/338
, H01L29/778
, H01L29/812
5F102GB01
, 5F102GC01
, 5F102GD01
, 5F102GJ06
, 5F102GK04
, 5F102GL04
, 5F102GM04
, 5F102GM08
, 5F102GN04
, 5F102GQ01
, 5F102GR04
, 5F102GR10
, 5F102HC04
, 5F102HC15
