特許
J-GLOBAL ID：200903044944504187

半導体記憶装置及びその製造方法

発明者：
金谷 宏行

金谷 宏行 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 伊丹 勝
公報種別：公開公報
出願番号（国際出願番号）：特願2000-066734
公開番号（公開出願番号）：特開2001-257320
出願日： 2000年03月10日
公開日（公表日）： 2001年09月21日
要約：
【要約】【課題】 強誘電体メモリセルの単位セル面積縮小を可能とした半導体記憶装置とその製造方法を提供する。【解決手段】 シリコン基板1に形成された複数のトランジスタと、このトランジスタを覆うように形成された層間絶縁膜5と、この層間絶縁膜上に形成された、下部電極11、強誘電体膜12及び上部電極13の積層構造からなる複数の強誘電体キャパシタとを有し、2個ずつの強誘電体キャパシタが共通の下部電極11と個別の上部電極13を持つように対をなし、且つ対をなす強誘電体キャパシタ内の上部電極13間のスペースと、隣接する対の強誘電体キャパシタの上部電極間のスペースとが1回のドライエッチング工程で加工され、対をなす強誘電体キャパシタ内の上部電極13間は小さい略V字状の溝17により分離されている。
請求項（抜粋）：
半導体基板と、この半導体基板に形成された複数のトランジスタと、このトランジスタを覆うように形成された第1の層間絶縁膜と、この第1の層間絶縁膜上に形成された、下部電極、強誘電体膜及び上部電極の積層構造からなる複数の強誘電体キャパシタとを有する半導体記憶装置において、2個ずつの強誘電体キャパシタが共通の下部電極と個別の上部電極を持つように対をなし、且つ対をなす強誘電体キャパシタ内の上部電極間のスペースが、隣接する対の強誘電体キャパシタの上部電極間のスペースより小さく設定されていることを特徴とする半導体記憶装置。
IPC (3件)：
H01L 27/10 451 ,  H01L 27/108 ,  H01L 21/8242
FI (3件)：
H01L 27/10 451 ,  H01L 27/10 611 ,  H01L 27/10 651
Fターム (19件)：
5F083AD21 ,  5F083FR02 ,  5F083GA09 ,  5F083GA28 ,  5F083JA15 ,  5F083JA17 ,  5F083JA36 ,  5F083JA37 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA43 ,  5F083MA06 ,  5F083MA17 ,  5F083MA18 ,  5F083MA19 ,  5F083NA01 ,  5F083PR03 ,  5F083PR07
引用特許：
審査官引用 (3件)

前のページに戻る

TOP

BOTTOM