特許
J-GLOBAL ID：200903069118823570
半導体装置及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
國分 孝悦
公報種別：公開公報
出願番号（国際出願番号）：特願平10-109179
公開番号（公開出願番号）：特開平11-003981
出願日： 1998年04月20日
公開日（公表日）： 1999年01月06日
要約：
【要約】【課題】 浮遊ゲートあるいはメモリセルキャパシタの容量の増加に効果的な凹部を備えた半導体装置と、この半導体装置の最適な製造方法を提供する。【解決手段】 浮遊ゲート電極9をエッチングにより分離する際に、同時に浮遊ゲート電極9上に同時に少なくとも1つの凹部20及び開口部22を形成する。分離された島状の浮遊ゲート電極9上に誘電体膜10、多結晶シリコン膜11を形成して、複合ゲート電極12を形成する。浮遊ゲート電極9の凹部20及び開口部22により、誘電体膜10の容量を増やすことができ、メモリセルの書き込み特性及び消去特性を向上することが可能となる。
請求項（抜粋）：
半導体基板上に素子分離構造が形成されて画定された素子活性領域を備えた半導体装置であって、前記素子活性領域における半導体基板上に形成された絶縁膜と、前記絶縁膜上にパターン形成された電荷蓄積膜とを備え、前記電荷蓄積膜は前記素子分離構造上に跨がって形成され、前記素子分離構造上において開孔部を有し、少なくとも前記開孔部の底面の一部が、前記素子分離構造の表層に達していることを特徴とする半導体装置。
IPC (6件)：
H01L 27/108
, H01L 21/8242
, H01L 27/115
, H01L 21/8247
, H01L 29/788
, H01L 29/792
H01L 27/10 621 C
, H01L 27/10 434
, H01L 29/78 371
