特許

J-GLOBAL ID：200903045182695474

混合電圧チップ用カスコード接続MOS ESD保護回路

発明者： イー アジス アメラセケラ ,  ラウル ビー セイラム
出願人/特許権者： テキサス インスツルメンツ インコーポレイテツド
代理人 (1件)： 中村 稔 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-242822
公開番号（公開出願番号）：特開平11-135723
出願日： 1998年08月28日
公開日（公表日）： 1999年05月21日
要約：

【要約】【課題】 カスコード接続されたNMOS ESD保護回路の制御端子電圧を限定するバイアス回路を提供する。【解決手段】 本回路は、保護回路を正常動作中は高インピーダンス状態(オフ)にし、ESDイベント中は低インピーダンス(オン)状態にする。G1及びG2はパッドがESDイベント中にV3 及びV4 を限定するドライバ回路である。正常動作中のV3 及び/またはV4 は低であり、パッドとVSSとの間に電流は流れない。ESDイベント中はV3 「及び」V4 は高になり、ラテラルnpnがターンオンすると両デバイスはMOS電流を流す。ダイオードD1は、電流を流してチップキャパシタンスCC を充電し、VDDを上昇させてG1及びG2をターンオン可能にし、V3 及びV4 をNMOSしきい値電圧より大きいレベルまで上昇させる。

請求項（抜粋）：

集積回路構造において、ある電圧を受けるための第1の接点パッドを含む複数の接点パッドを備え、上記第1の接点パッドは、より正の電源ラインとより負の電源ラインとの間と、内部コア回路とに機能的に接続され、上記第1の接点パッドと上記より負の電源ラインとの間に作動的に接続されている過電圧保護回路を更に備え、上記過電圧保護回路は、上記接点パッドと上記より負の電源ラインとの間に直列に接続されている第1及び第2のNMOSデバイスと、上記第1のNMOSデバイスの制御端子に作動的に接続されている第1のバイアス回路と、上記第2のNMOSデバイスの制御端子に作動的に接続されている第2のバイアス回路と、を含み、上記第1及び第2のバイアス回路は、上記より正の電源ラインと上記より負の電源ラインとの間に接続されており、上記第1及び第2のNMOSデバイスは何れも、上記第1の接点パッド上に通常存在する電圧には単独では確実に耐えることができないそれぞれのゲート誘電体を含んでいることを特徴とする集積回路構造。

IPC (2件)：

H01L 27/04 ,  H01L 21/822

引用特許：

審査官引用 (3件)

• 入出力保護回路
  公報種別：公開公報   出願番号：特願平5-125496   出願人：新日本製鐵株式会社
• 半導体集積回路
  公報種別：公開公報   出願番号：特願平3-279372   出願人：日本電気株式会社
• 入力保護回路
  公報種別：公開公報   出願番号：特願平8-202974   出願人：ヤマハ株式会社