特許

J-GLOBAL ID：200903045199744070

電界効果トランジスタおよびその製造方法

発明者： 廣川 友明
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 尾身 祐助
公報種別：公開公報
出願番号（国際出願番号）：特願平11-227043
公開番号（公開出願番号）：特開2001-053083
出願日： 1999年08月11日
公開日（公表日）： 2001年02月23日
要約：

【要約】【課題】 電界トランジスタの製造工程中におけるゲート電極の破損の防止。ゲートに係る寄生容量の低減。【解決手段】 化合物半導体基板101上に、n-GaAs活性層102、i-AlGaAsストッパ層103、n+-GaAsコンタクト層104、酸化膜105を形成し、レジスト膜106をマスクに酸化膜105をエッチングする(a)。コンタクト層104を等方的にドライエッチングして第1のリセス107を形成する(b)。窒化膜108aを堆積し(c)、異方性エッチングを行って側壁窒化膜108を形成する。側壁窒化膜108をマスクとしてi-AlGaAsストッパ層103を選択的にエッチングして第2のリセス109を形成する(d)。ゲートメタルを堆積し、これをパターニングしてゲート電極110を形成する。酸化膜105をエッチング除去する(e)。

請求項（抜粋）：

化合物半導体基板上に形成された活性層と、前記活性層上に形成された第2のリセスが開口された高抵抗半導体層と、前記高抵抗半導体層上に形成された、前記第2のリセス上にこれより幅広の第1のリセスが開口されたコンタクト層と、前記活性層に下端面が接し下端部が前記高抵抗半導体層の前記第2のリセス内に埋め込まれた断面がT字構造のゲート電極と、前記ゲート電極の側面を覆い該ゲート電極とともに前記第1のリセス内を埋め込む、フッ化水素系エッチャントにはエッチング耐性のある絶縁膜と、を有することを特徴とする電界効果トランジスタ。

IPC (3件)：

H01L 21/338 ,  H01L 29/812 ,  H01L 29/417

FI (3件)：

H01L 29/80 F ,  H01L 29/50 J ,  H01L 29/80 M

Fターム (30件)：

4M104AA05 ,  4M104BB28 ,  4M104CC03 ,  4M104DD08 ,  4M104DD09 ,  4M104DD12 ,  4M104DD16 ,  4M104DD17 ,  4M104DD37 ,  4M104FF07 ,  4M104GG12 ,  4M104HH08 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ05 ,  5F102GK05 ,  5F102GL04 ,  5F102GL05 ,  5F102GM06 ,  5F102GN05 ,  5F102GR04 ,  5F102GR10 ,  5F102GS02 ,  5F102GS04 ,  5F102GT03 ,  5F102GT05 ,  5F102HC01 ,  5F102HC15 ,  5F102HC18

引用特許：

審査官引用 (5件)

• 電界効果トランジスタ及びその製造方法
  公報種別：公開公報   出願番号：特願平4-152653   出願人：三菱電機株式会社
• 特開昭60-004268
  
• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平7-120278   出願人：三洋電機株式会社
• 電界効果トランジスタの製造方法
  公報種別：公開公報   出願番号：特願平3-276435   出願人：日本電気株式会社
• 特開昭60-004268