デュアルトレンチで隔離されたクロスポイントメモリアレイとその製造方法

発明者： , ,
出願人/特許権者：
代理人 (3件)：山本秀策 , 安村高明 , 大塩竹志
公報種別：公開公報
出願番号（国際出願番号）：特願2003-415801
公開番号（公開出願番号）：特開2004-228561
出願日： 2003年12月12日
公開日（公表日）： 2004年08月12日
要約：

【課題】メモリアレイデュアルトレンチアイソレーション構造、およびこれを形成する方法を提供する。【解決手段】本発明による方法は、メモリアレイにおいて、デュアルトレンチアイソレーション構造を形成する方法であって、pドーピング(p+)Si領域が間に置かれる、複数のnドーピングシリコン(n+Si)ビット線の上に位置する金属下部電極のアレイを形成する工程と、該n+Siビット線と直交し、該n+Siビット線の上に位置し、該下部電極に隣接し、かつ該p+Si領域を分離する複数のワード線酸化物隔離構造を形成する工程と、該n+Siビット線と直交し、かつ該下部電極の上に位置する複数の上部電極ワード線を形成する工程であって、該下部電極の上に位置するメモリレジスタ材料が間に置かれる、工程と、酸化物で充填されたワード線トレンチを該ワード線に隣接して形成する工程とを包含する。【選択図】図2

請求項（抜粋）：

メモリアレイにおいて、デュアルトレンチアイソレーション構造を形成する方法であって、 pドーピング(p+)Si領域が間に置かれる、複数のnドーピングシリコン(n+Si)ビット線の上に位置する金属下部電極のアレイを形成する工程と、該n+Siビット線と直交し、該n+Siビット線の上に位置し、該下部電極に隣接し、かつ該p+Si領域を分離する複数のワード線酸化物隔離構造を形成する工程と、該n+Siビット線と直交し、かつ該下部電極の上に位置する複数の上部電極ワード線を形成する工程であって、該下部電極の上に位置するメモリレジスタ材料が間に置かれる、工程と、酸化物で充填されたワード線トレンチを該ワード線に隣接して形成する工程とを包含する、方法。

IPC (5件)：

H01L27/10 , H01L21/3205 , H01L21/76 , H01L27/105 , H01L43/08

FI (5件)：

H01L27/10 451 , H01L43/08 Z , H01L27/10 447 , H01L21/76 L , H01L21/88 J

Fターム (27件)：

5F032AA35 , 5F032AA44 , 5F032AA77 , 5F032BB08 , 5F032CA17 , 5F032DA33 , 5F033HH01 , 5F033MM01 , 5F033MM30 , 5F033QQ09 , 5F033QQ12 , 5F033QQ19 , 5F033QQ48 , 5F033QQ58 , 5F033QQ65 , 5F033RR03 , 5F033RR06 , 5F033VV06 , 5F033VV16 , 5F083FZ10 , 5F083JA45 , 5F083KA01 , 5F083KA05 , 5F083LA16 , 5F083NA01 , 5F083PR36 , 5F083PR40

引用特許：

出願人引用 (7件)

プログラム可能デバイスのためのコンタクト改善方法及び装置
公報種別：公表公報出願番号：特願2004-529027 出願人：オヴォニクス,インコーポレイテッド
電気的消去可能型相転移メモリ
公報種別：公開公報出願番号：特願平4-006940 出願人：エナージー・コンバーシヨン・デバイセス・インコーポレーテツド
特許第6376284号

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審査官引用 (8件)

特許第6376284号
超伝導メモリ装置
公報種別：公開公報出願番号：特願平8-335397 出願人：日本電気株式会社
磁界検出素子
公報種別：公開公報出願番号：特願平11-004552 出願人：三菱電機株式会社

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