特許
J-GLOBAL ID：200903069070541993

半導体集積回路装置およびその製造方法

発明者：
脇 弘道

脇 弘道 について

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吉住 圭一

吉住 圭一 について

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森 光廣

森 光廣 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2000-305614
公開番号（公開出願番号）：特開2002-110937
出願日： 2000年10月05日
公開日（公表日）： 2002年04月12日
要約：
【要約】【課題】 FeRAMメモリセルの強誘電体膜からなる容量絶縁膜の膜質の劣化を防止し、FeRAMメモリセルの特性を向上させる技術を提供する。【解決手段】FeRAMメモリセルのキャパシタCの下部電極10a下に鉛の含有量が容量絶縁膜11aより多いシールド膜B1aを形成し、上部電極12a上に鉛の含有量が容量絶縁膜11aより多いシールド膜B2aを形成する。また、FeRAMメモリセルの層間絶縁膜S1、S2中に、バリア層となるPZT膜S1b、S2bを形成する。その結果、キャパシタCの上部もしくは下部からのH2もしくはH2Oの侵入を防止することができ、また、容量絶縁膜11a中から拡散した鉛を、シールド膜B1a、B2a中の鉛で補うことができ、容量絶縁膜11aの特性劣化を防止することができる。
請求項（抜粋）：
半導体基板の主表面に形成された情報転送用MISFETと、前記情報転送用MISFETに直列に接続されたキャパシタとを有する半導体集積回路装置であって、(a)前記半導体基板上に形成されたゲート絶縁膜およびその上部に形成されたゲート電極と、前記ゲート電極の両側の半導体基板中に形成されたソース、ドレイン領域とで構成される前記情報転送用MISFETと、(b)第1の導電性膜からなる下部電極、前記下部電極上に形成され、高もしくは強誘電体材料からなる容量絶縁膜と、第2の導電性膜からなる上部電極であって前記ソースもしくはドレイン領域と電気的に接続される上部電極とで構成される前記キャパシタと、(d)前記下部電極下に形成された第1のシールド膜と、前記上部電極上に形成された第2のシールド膜と、を有することを特徴とする半導体集積回路装置。
IPC (2件)：
H01L 27/105 ,  H01L 27/10 461
FI (2件)：
H01L 27/10 461 ,  H01L 27/10 444 B
Fターム (18件)：
5F083FR02 ,  5F083GA03 ,  5F083JA15 ,  5F083JA36 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA42 ,  5F083JA43 ,  5F083JA44 ,  5F083JA45 ,  5F083MA05 ,  5F083MA06 ,  5F083MA17 ,  5F083NA08 ,  5F083PR33 ,  5F083ZA01 ,  5F083ZA12
引用特許：
出願人引用 (7件)
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審査官引用 (7件)
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