特許
J-GLOBAL ID：200903045279895567
炭化珪素半導体装置及びその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
伊藤 洋二 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-260212
公開番号（公開出願番号）：特開2003-069042
出願日： 2001年08月29日
公開日（公表日）： 2003年03月07日
要約：
【要約】【課題】 ノイズによってオンしてしまわない構成の炭化珪素半導体装置を提供する。【解決手段】 N-型ドリフト層2の中層部に、P+型層からなる第1ゲート領域3を所定間隔あけて複数形成すると共に、この第1ゲート領域3に挟まれた領域において、各第1ゲート領域3から等間隔離間するように第2ゲート領域4を形成する。また、N-型ドリフト層2の表層部に、N+型ソース領域5を形成する。さらに、N-型ドリフト層2に、N+型ソース領域5を貫通し、第2ゲート領域4まで達するトレンチ7を形成する。このトレンチ7の内壁に、ゲート酸化膜8およびMOSゲート9を順に成膜する。このような構成とすれば、J-FETとMOSFETとを組み合わせた炭化珪素半導体装置とすることができ、ノイズによってJ-FETがオンしてもMOSFETがオンしないため、ノイズによってオンしないものにできる。
請求項（抜粋）：
第1導電型の炭化珪素からなる基板(1)と、前記基板(1)上に形成され、前記基板(1)よりも低濃度とされた炭化珪素からなる第1導電型のドリフト層(2)と、前記ドリフト層(2)の中層部において、互いに離間するように形成された第2導電型の複数の第1ゲート領域(3)と、前記ドリフト層(2)のうち前記複数の第1ゲート領域(3)の間に位置する部位において、前記複数の第1ゲート領域(3)から所定間隔あけて配置された第2導電型の第2ゲート領域(4)と、前記ドリフト層(2)の表層部に形成され、前記ドリフト層(2)よりも高濃度とされた第1導電型のソース領域(5)と、前記第2ゲート領域(4)の上層部において、前記ドリフト層(2)の表面から前記複数の第1ゲート領域(3)の間まで達するように形成され、前記複数の第1ゲート領域(3)と対向する側壁を有してなるトレンチ(7)と、前記トレンチ(7)の側壁に形成されたゲート絶縁膜(8)と、前記ゲート絶縁膜(8)の表面に形成されたMOSゲート(9)と、前記複数の第1ゲート領域(3)に電気的に接続された第1ゲート電極(10)と、前記第2ゲート領域(4)に電気的に接続された第2ゲート電極(13)と、前記ソース領域(5)に電気的に接続されたソース電極(11)と、前記基板(1)の裏面側に形成されたドレイン電極(12)とを有し、前記第1、第2ゲート領域(3、4)の間を第1チャネル領域(14)とするJ-FETと、前記トレンチ(7)の側壁のうち前記複数の第1ゲート領域(3)と対向する部分を第2チャネル領域(15)とするMOSFETとが組み合わされていることを特徴とする炭化珪素半導体装置。
IPC (3件)：
H01L 29/80
, H01L 21/337
, H01L 29/808
H01L 29/80 V
, H01L 29/80 C
5F102GA01
, 5F102GB04
, 5F102GC05
, 5F102GC07
, 5F102GC08
, 5F102GD04
, 5F102GD10
, 5F102GJ02
, 5F102GR01
, 5F102HC07
, 5F102HC15
, 5F102HC21
