半導体装置の製造方法と、半導体装置のチップパタンの補正プログラム

発明者： , , , , ,
出願人/特許権者： , ,
代理人 (7件)：三好秀和 , 岩▲崎▼ 幸邦 , 川又澄雄 , 中村友之 , 伊藤正和 , 高橋俊一 , 高松俊雄
公報種別：公開公報
出願番号（国際出願番号）：特願2005-164541
公開番号（公開出願番号）：特開2006-337857
出願日： 2005年06月03日
公開日（公表日）： 2006年12月14日
要約：

【課題】分割したチップパタンに適切な補正や変換を行うことが可能な半導体装置の製造方法を提供する。【解決手段】設計平面上の半導体装置のチップパタンP29、P30の存在する領域に、複数の計算領域A11、A12を互いに接するように設定することと、計算領域A11毎に計算領域の外側に隣接するように計算マージン領域59を設け計算領域A11を計算マージン領域59まで拡張することと、計算領域A11、A12毎に、計算領域A11に一部分でも配置されたチップパタンP29、P30を選択することと、計算領域A11、A12毎に、選択されたチップパタンP29、P30を補正することと、補正したチップパタンP29b、P30bに基づいて、ウェハ上に実パタンを形成する。【選択図】図58

請求項（抜粋）：

設計平面上の半導体装置のチップパタンの存在する領域に、ひとつまたは複数の計算領域を設定することと、前記計算領域毎に、前記計算領域の外側に隣接するように計算マージン領域を設け、前記計算領域を前記計算マージン領域まで拡張することと、前記計算領域毎に、前記計算領域に一部分でも配置された前記チップパタンを選択することと、前記計算領域毎に、選択された前記チップパタンを補正することと、補正した全計算領域のチップパタンを合成することと、合成後に計算領域境界に生じた半導体装置の精度を劣化させるチップパタンを補正することと、補正した前記チップパタンに基づいて、ウェハ上に実パタンを形成することとを有することを特徴とする半導体装置の製造方法。

IPC (6件)：

G03F 1/08 , G06F 17/50 , H01L 21/320 , H01L 23/52 , H01L 21/82 , H01L 21/027

FI (5件)：

G03F1/08 A , G06F17/50 658M , H01L21/88 Z , H01L21/82 C , H01L21/30 502P

Fターム (17件)：

2H095BB02 , 2H095BB36 , 2H095BC09 , 5B046AA08 , 5B046BA05 , 5B046JA02 , 5F033HH08 , 5F033MM01 , 5F033QQ01 , 5F033QQ48 , 5F033UU01 , 5F064BB12 , 5F064DD13 , 5F064EE15 , 5F064EE33 , 5F064GG03 , 5F064HH06

引用特許：

出願人引用 (1件)

パターン形成方法
公報種別：公開公報出願番号：特願2001-230312 出願人：株式会社東芝

審査官引用 (5件)

フォトマスク及びその製造方法、並びにそのフォトマスクを用いた半導体装置の製造方法
公報種別：公開公報出願番号：特願平10-245367 出願人：松下電子工業株式会社
パターン形成方法
公報種別：公開公報出願番号：特願2001-230312 出願人：株式会社東芝
半導体装置及び固体撮像装置の製造方法
公報種別：公開公報出願番号：特願2002-275019 出願人：キヤノン株式会社

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