特許

J-GLOBAL ID：200903045523694994

埋込み軽ドープ・ドレイン領域を含む金属酸化膜半導体デバイス

発明者： ムハメッド アイマン シビブ ,  シュミン シュ
出願人/特許権者： アギア システムズ インコーポレーテッド
代理人 (8件)： 岡部 正夫 ,  加藤 伸晃 ,  産形 和央 ,  臼井 伸一 ,  越智 隆夫 ,  本宮 照久 ,  朝日 伸光 ,  三山 勝巳
公報種別：公開公報
出願番号（国際出願番号）：特願2004-278820
公開番号（公開出願番号）：特開2005-109483
出願日： 2004年09月27日
公開日（公表日）： 2005年04月21日
要約：

【課題】デバイス内のHCDおよび/またはゲート-ドレイン・キャパシタンスを著しく増大させずに、MOSデバイスのオン抵抗を減少させ、それによってデバイスの高周波性能および信頼性を改善する技術を提供すること。【解決手段】MOSデバイスは、第1の導電型の半導体層と、この半導体層内に形成された第2の導電型のソース領域と、この半導体層内に形成され、かつソース領域から離隔された第2の導電型のドレイン領域とを含む。半導体層の上部表面の近傍に、かつ少なくとも部分的にソース領域とドレイン領域の間にゲートが形成される。このMOSデバイスは、さらに半導体層内のゲート領域とドレイン領域の間に形成された第2の導電型の埋込みLDD領域を含む。この埋込みLDD領域はドレイン領域から横方向に離隔され、この埋込みLDD領域内の半導体層の上部表面の近傍に第1の導電型の第2のLDD領域が形成される。第2のLDD領域は、ゲートに自己整合され、かつゲートから横方向に離隔され、その結果ゲートは第2のLDD領域に対して重ならない。【選択図】図2

請求項（抜粋）：

第1の導電型の半導体層と、 前記半導体層内に形成された第2の導電型のソース領域と、 前記半導体層内に形成され、前記ソース領域から離隔された前記第2の導電型のドレイン領域と、 前記半導体層の上部表面に近接して、少なくとも部分的に前記ソース領域と前記ドレイン領域の間に形成されたゲートと、 前記半導体層内の前記ゲート領域と前記ドレイン領域の間に形成され、前記ドレイン領域から横方向に離隔された、前記第2の導電型の埋込み軽ドープ・ドレイン(LDD)領域と、 前記埋込みLDD領域内に、前記半導体層の前記上部表面の近傍に形成され、前記ゲートに自己整合され、前記ゲートが前記第2のLDD領域に対して重ならないように前記ゲートから横方向に離隔された、前記第1の導電型の第2のLDD領域とを含む、 金属酸化膜半導体(MOS)デバイス。

IPC (2件)：

H01L29/78 ,  H01L21/336

FI (3件)：

H01L29/78 301D ,  H01L29/78 301L ,  H01L29/78 301X

Fターム (32件)：

5F140AA00 ,  5F140AA01 ,  5F140AA11 ,  5F140AA23 ,  5F140AA30 ,  5F140AA40 ,  5F140AC21 ,  5F140BA01 ,  5F140BA03 ,  5F140BA07 ,  5F140BA16 ,  5F140BC05 ,  5F140BC06 ,  5F140BF01 ,  5F140BF04 ,  5F140BG28 ,  5F140BG38 ,  5F140BH15 ,  5F140BH17 ,  5F140BH41 ,  5F140BH43 ,  5F140BH47 ,  5F140BH50 ,  5F140BJ01 ,  5F140BJ05 ,  5F140BK02 ,  5F140BK12 ,  5F140BK13 ,  5F140BK26 ,  5F140CA03 ,  5F140CD08 ,  5F140CF00

引用特許：

出願人引用 (1件)

• 米国特許出願第10/623,983号
  

審査官引用 (3件)

• HV-LDMOST型の半導体装置
  公報種別：公表公報   出願番号：特願平9-506484   出願人：フィリップスエレクトロニクスネムローゼフェンノートシャップ
• 半導体装置
  公報種別：公開公報   出願番号：特願2000-146703   出願人：富士電機株式会社
• 半導体装置とその製造方法、及び駆動装置
  公報種別：公開公報   出願番号：特願平10-169779   出願人：日本電気株式会社