特許
J-GLOBAL ID：200903041939244887
半導体装置
発明者：
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出願人/特許権者：
代理人 (1件)：
篠部 正治
公報種別：公開公報
出願番号（国際出願番号）：特願2000-146703
公開番号（公開出願番号）：特開2001-044431
出願日： 2000年05月18日
公開日（公表日）： 2001年02月16日
要約：
【要約】【課題】低コストで耐圧低下を防止できる半導体装置を提供すること。【解決手段】p型の高抵抗半導体基板であるp基板1上に、ソース領域5およびドレイン領域6となるn+ 層と、ソース領域5を内包しドレイン領域6側にチャネル部を形成するpベース領域2と、ドレイン領域6を内包しソース領域5側へ拡張形成されたn型のnオフセット領域3と、nオフセット領域3の表面側に形成されたp型のpオフセット領域4(ソース電位に固定)と、pオフセット領域4上に形成されたフィールド酸化膜8と、チャネル部上に形成されたゲート酸化膜7と、ゲート酸化膜7上のゲート電極9と、ソース領域5上のソース電極11と、ドレイン領域6上のドレイン電極12と、層間膜13および保護膜14より構成され、フィールド酸化膜8上には、ポリシリコンで形成された1本の渦巻き状の薄膜層10が配置され、一端がドレイン電極12に、もう一端がソース電極11に接続され、この薄膜層をpnダイオード16で構成する。
請求項（抜粋）：
第1導電型の半導体基板の表面層に選択的にそれぞれ形成された第1導電型のベース領域および第2導電型で低濃度のオフセット領域と、前記ベース領域の表面層に選択的に形成された第2導電型の高濃度のソース領域と、前記オフセット領域の表面層に選択的に形成された第2導電型の高濃度のドレイン領域と、前記ソース領域と前記オフセット領域に挟まれた前記ベース領域上に少なくとも形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域上に形成されたソース電極と、前記ドレイン領域上に形成されたドレイン電極と、前記オフセット領域上に選択的に形成されたフィールド絶縁膜とからなるMIS(Metal Insulator Semiconductor)型半導体装置であって、一方の端が前記ドレイン電極に接続され、他方の端が前記ソース電極に接続された複数段のpnダイオードからなる薄膜層が、前記フィールド絶縁膜上に形成され、且つ、前記ドレイン電極を取り囲むように渦巻き状に形成されたことを特徴とする半導体装置。
IPC (4件)：
H01L 29/78
, H01L 29/78 652
, H01L 29/06
, H01L 29/41
H01L 29/78 301 W
, H01L 29/78 652 P
, H01L 29/78 652 S
, H01L 29/06
, H01L 29/44 E
