特許
J-GLOBAL ID:200903045554298671

半導体装置の製造方法及び化学研磨装置

発明者:
出願人/特許権者:
代理人 (1件): 古溝 聡 (外1名)
公報種別:公開公報
出願番号(国際出願番号):特願平11-210782
公開番号(公開出願番号):特開2001-044156
出願日: 1999年07月26日
公開日(公表日): 2001年02月16日
要約:
【要約】【課題】 半導体装置の平坦性を向上させ、配線パターンの疎密に関わらず、配線のシート抵抗の分布を抑えることによって、LSIの歩留まりを向上させる。【解決手段】 基板11上にSiO2などの絶縁膜12を形成する。絶縁膜12にパターン密度の異なる配線溝13を形成した後、TaNなどからなるバリアメタル層14とCuなどからなる配線金属層15とを順次堆積する。配線溝13内に配線16を形成するために、配線金属層15とバリアメタル層14とをCMP装置により順次研磨する。オーバー研磨の段階に達すると、シリカ、アルミナなどの研磨砥粒を含み、pHが5以上13以下に調整されたスラリーを用い、配線金属膜15と絶縁膜12との研磨速度の比の値が0.2乃至5倍となるように研磨することにより、エロージョンを抑え、配線溝13内に配線層16を絶縁膜12と面一で形成する。
請求項(抜粋):
半導体基板上に絶縁膜を堆積する工程と、前記絶縁膜にくぼみ部を形成する工程と、前記くぼみ内を含む前記絶縁膜上に導電性膜を堆積する工程と、前記絶縁膜の研磨速度が前記導電性膜の研磨速度の0.2乃至5倍となるように、前記絶縁膜と導電性膜とが形成された半導体基板の表面を研磨する研磨工程と、より構成される半導体装置の製造方法。
IPC (7件):
H01L 21/304 622 ,  H01L 21/304 ,  H01L 21/304 621 ,  B24B 37/00 ,  H01L 21/28 301 ,  H01L 21/28 ,  H01L 21/3205
FI (10件):
H01L 21/304 622 R ,  H01L 21/304 622 D ,  H01L 21/304 622 X ,  H01L 21/304 621 D ,  B24B 37/00 Z ,  B24B 37/00 H ,  H01L 21/28 301 R ,  H01L 21/28 301 Z ,  H01L 21/88 K ,  H01L 21/88 M
Fターム (54件):
3C058AA07 ,  3C058BA02 ,  3C058BA04 ,  3C058CB01 ,  3C058CB10 ,  3C058DA02 ,  3C058DA12 ,  3C058DA17 ,  4M104AA01 ,  4M104BB04 ,  4M104BB30 ,  4M104BB32 ,  4M104BB33 ,  4M104BB36 ,  4M104CC01 ,  4M104DD75 ,  4M104FF18 ,  4M104FF22 ,  4M104HH12 ,  4M104HH16 ,  5F033HH08 ,  5F033HH11 ,  5F033HH19 ,  5F033HH27 ,  5F033HH28 ,  5F033HH32 ,  5F033HH33 ,  5F033HH34 ,  5F033JJ08 ,  5F033JJ11 ,  5F033JJ19 ,  5F033JJ27 ,  5F033JJ28 ,  5F033JJ32 ,  5F033JJ33 ,  5F033JJ34 ,  5F033KK01 ,  5F033MM01 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033PP15 ,  5F033QQ09 ,  5F033QQ11 ,  5F033QQ48 ,  5F033QQ50 ,  5F033RR04 ,  5F033RR06 ,  5F033SS11 ,  5F033TT02 ,  5F033WW00 ,  5F033XX01 ,  5F033XX10
引用特許:
審査官引用 (4件)
全件表示

前のページに戻る