電界効果トランジスタ、半導体ウエハおよび電界効果トランジスタの製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：恩田博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平10-287762
公開番号（公開出願番号）：特開2000-114277
出願日： 1998年10月09日
公開日（公表日）： 2000年04月21日
要約：

【要約】【課題】ゲート電極とリセスの距離を任意に設定でき、かつゲート電極とリセスの位置精度を高くして、性能ばらつきを低減した電界効果トランジスタ、半導体ウエハおよび電界効果トランジスタの製造方法を提供する。【解決手段】GaAs基板1の上に第1メサ部2aおよび第2メサ部2bを形成し、開口部13,14を有するレジストパターン15を形成し、レジストパターン15をマスクとして半導体層2を所定の深さまでエッチングし、リセス16とアライメントマーク用凹部17を形成する。凹部17を用いたアライメントを行い、開口部18を有するレジストパターン19を形成する。開口部18を含むレジストパターン19上にゲート電極形成用金属を蒸着するとともに、レジストパターン19上のゲート電極形成用金属およびレジストパターンを除去して、ゲート電極20を形成する。

請求項（抜粋）：

基板の上に半導体層を堆積するとともに、この半導体層の不要領域を除去して、基板の上に、トランジスタの活性層となる第1メサ部および当該第1メサ部とは離間した位置にアライメントマーク形成用の第2メサ部を形成するメサ部形成工程と、前記第1メサ部の所定位置にリセス形成用の開口部を有するとともに前記第2メサ部の所定位置にアライメントマーク形成用の開口部を有する第1のレジストパターンを形成する第1のレジストパターン形成工程と、前記第1のレジストパターンをマスクとして前記半導体層を所定の深さまでエッチングし、第1メサ部にリセスを形成するとともに第2メサ部にアライメントマーク用凹部を形成するリセス形成工程と、前記第1のレジストパターンを除去した後、アライメントマーク用凹部を用いたアライメントを行い、前記リセスの底面にゲート電極形成用の開口部を有する第2のレジストパターンを形成する第2のレジストパターン形成工程と、前記ゲート電極形成用の開口部を含む第2のレジストパターン上にゲート電極形成用金属を蒸着するとともに、前記第2のレジストパターン上のゲート電極形成用金属および第2のレジストパターンを除去して、ゲート電極を形成するリフトオフ工程と、を備えたことを特徴とする電界効果トランジスタの形成方法。

IPC (3件)：

H01L 21/338 , H01L 29/812 , H01L 29/778

FI (2件)：

H01L 29/80 F , H01L 29/80 H

Fターム (18件)：

5F102FA01 , 5F102GA11 , 5F102GB01 , 5F102GC01 , 5F102GD01 , 5F102GJ05 , 5F102GJ06 , 5F102GK04 , 5F102GL04 , 5F102GL05 , 5F102GM04 , 5F102GM05 , 5F102GQ01 , 5F102GR04 , 5F102HB05 , 5F102HC11 , 5F102HC15 , 5F102HC19

引用特許：

審査官引用 (8件)

特開平2-001106
特開平2-150014
特開平4-133439

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