特許
J-GLOBAL ID：200903045794987253

半導体装置及びその製造方法

発明者：
小山 正人

小山 正人 について

, 
市原 玲華

市原 玲華 について

, 
土屋 義規

土屋 義規 について

, 
上牟田 雄一

上牟田 雄一 について

, 
西山 彰

西山 彰 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (8件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  峰 隆司 ,  福原 淑弘 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2005-338789
公開番号（公開出願番号）：特開2007-149755
出願日： 2005年11月24日
公開日（公表日）： 2007年06月14日
要約：
【課題】シリコンCMOSデバイス等におけるシングルメタルゲート構造を実現することができ、デバイス特性揺らぎの低減及び高信頼化をはかる。【解決手段】基板上に、pチャネルMISトランジスタ41とnチャネルMISトランジスタ42を備えた半導体装置であって、pチャネルMISトランジスタ41とnチャネルMISトランジスタ42の各ゲート電極32はTaとCの合金で形成され、ゲート電極32のTaに対するCのモル比(C/Ta)が2以上4以下である。【選択図】図1
請求項（抜粋）：
基板上に、pチャネルMISトランジスタとnチャネルMISトランジスタを具備し、 前記pチャネルMISトランジスタとnチャネルMISトランジスタの各ゲート電極はTaとCの合金で形成され、前記ゲート電極のTaに対するCのモル比(C/Ta)が2以上4以下であることを特徴とする半導体装置。
IPC (7件)：
H01L 21/823 ,  H01L 27/092 ,  H01L 29/786 ,  H01L 27/08 ,  H01L 29/423 ,  H01L 29/49 ,  H01L 21/28
FI (6件)：
H01L27/08 321D ,  H01L29/78 613A ,  H01L29/78 617M ,  H01L27/08 331E ,  H01L29/58 G ,  H01L21/28 301R
Fターム (63件)：
4M104BB01 ,  4M104BB19 ,  4M104BB20 ,  4M104BB21 ,  4M104BB22 ,  4M104BB25 ,  4M104BB34 ,  4M104BB37 ,  4M104BB38 ,  4M104CC05 ,  4M104DD02 ,  4M104DD37 ,  4M104DD78 ,  4M104DD84 ,  4M104FF13 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  5F048AC03 ,  5F048BA01 ,  5F048BA16 ,  5F048BB06 ,  5F048BB07 ,  5F048BB08 ,  5F048BB09 ,  5F048BB10 ,  5F048BB11 ,  5F048BB12 ,  5F048BB14 ,  5F048BC06 ,  5F048BE03 ,  5F048BG13 ,  5F048DA23 ,  5F048DA25 ,  5F110AA07 ,  5F110AA30 ,  5F110BB04 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110EE01 ,  5F110EE09 ,  5F110EE11 ,  5F110EE14 ,  5F110EE32 ,  5F110EE42 ,  5F110EE44 ,  5F110EE45 ,  5F110FF01 ,  5F110FF03 ,  5F110FF04 ,  5F110FF23 ,  5F110FF26 ,  5F110FF27 ,  5F110FF29 ,  5F110GG02 ,  5F110GG12 ,  5F110HJ01 ,  5F110HJ13 ,  5F110HJ22 ,  5F110HJ23 ,  5F110NN02 ,  5F110NN62
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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引用文献：
出願人引用 (5件)
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審査官引用 (5件)
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