特許
J-GLOBAL ID：200903082482074857

2種類の金属酸化物ゲート誘電体に1種類の金属ゲート電極が設けられる半導体プロセス及び集積回路

発明者：
アデトゥトゥ、オルビンミ オー.

アデトゥトゥ、オルビンミ オー. について

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サマベダム、スリカンス ビー.

サマベダム、スリカンス ビー. について

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ホワイト、ブルース イー.

ホワイト、ブルース イー. について


出願人/特許権者：
フリースケール セミコンダクター インコーポレイテッド

フリースケール セミコンダクター インコーポレイテッド について


代理人 (1件)： 桑垣 衛
公報種別：公表公報
出願番号（国際出願番号）：特願2007-513157
公開番号（公開出願番号）：特表2007-537595
出願日： 2005年04月18日
公開日（公表日）： 2007年12月20日
要約：
半導体形成プロセスでは、第1及び第2トランジスタを第1及び第2ウェル領域のそれぞれの上に形成し、第1トランジスタは第1ゲート誘電体を有し、そして第2トランジスタは第1ゲート誘電体とは異なる第2ゲート誘電体を有する。第1トランジスタは第1ゲート電極を有し、そして第2トランジスタは第2ゲート電極を有する。第1及び第2ゲート電極は組成が同じである。第1ゲート誘電体及び第2ゲート誘電体は共に、酸化ハフニウム及び酸化アルミニウムのような高k誘電体を含むことができる。第1及び第2ゲート電極は共に、ゲート電極層を該当するゲート誘電体の上に含む。ゲート電極層は、TaSiN及びTaCのいずれかであることが好ましい。第1及び第2ゲート電極は共に、導電層をゲート電極層の上に含むことができる。このような一の実施形態では、導電層はポリシリコン及びタングステンからなる。
請求項（抜粋）：
第1ゲート誘電体を第1ウェル領域の上に、かつ第1ウェル領域とコンタクトするように、及び、第2ゲート誘電体を第2ウェル領域の上に、かつ第2ウェル領域とコンタクトするように形成する工程と、第1及び第2ゲート誘電体の組成は異なることと、 第1ゲート電極を第1ゲート誘電体の上に、かつ第1ゲート誘電体とコンタクトするように、そして第2ゲート電極を第2ゲート誘電体の上に、かつ第2ゲート誘電体とコンタクトするように形成する工程と、第1及び第2ゲート電極は組成及び膜厚が同じであることとからなる、半導体の製造方法。
IPC (4件)：
H01L 21/823 ,  H01L 27/092 ,  H01L 29/423 ,  H01L 29/49
FI (2件)：
H01L27/08 321D ,  H01L29/58 G
Fターム (24件)：
4M104BB01 ,  4M104BB18 ,  4M104BB34 ,  4M104BB36 ,  4M104CC05 ,  4M104EE03 ,  4M104EE16 ,  4M104FF13 ,  4M104GG10 ,  4M104GG14 ,  5F048AC03 ,  5F048BA01 ,  5F048BB05 ,  5F048BB09 ,  5F048BB10 ,  5F048BB11 ,  5F048BB12 ,  5F048BB17 ,  5F048BC06 ,  5F048BD04 ,  5F048BE03 ,  5F048BG12 ,  5F048BG13 ,  5F048DA23
引用特許：
出願人引用 (6件)
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審査官引用 (6件)
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