特許
J-GLOBAL ID：200903045796163240

半導体集積回路装置及びアイ開口マージン評価方法

発明者：
松本 晃

松本 晃 について

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濱野 大輔

濱野 大輔 について

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林 厚宏

林 厚宏 について

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鈴木 和久

鈴木 和久 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (2件)： 井上 学 ,  戸田 裕二
公報種別：公開公報
出願番号（国際出願番号）：特願2008-055696
公開番号（公開出願番号）：特開2009-212992
出願日： 2008年03月06日
公開日（公表日）： 2009年09月17日
要約：
【課題】 高速シリアルデータ受信回路のアイ開口マージン評価として、クロック相を固定せず、クロックデータリカバリー回路の動作を含んだアイ開口マージン評価回路を提供する。また、位相情報にオフセットを与えることでジッタ成分を付加し、受信データエラー加速試験を可能にする。【解決手段】 シリアルデータを受信するシリアライザ・デシリアライザ回路201(SerDes)と、並走クロック信号を受信する参照シリアライザ・デシリアライザ回路202(Ref_SerDes)とを有し、シリアライザ・デシリアライザ回路201(SerDes)は、参照シリアライザ・デシリアライザ回路202(SerDes)の生成した位相制御信号P_CSを用いて位相制御された再生クロックにより受信したシリアルデータの直列並列変換を行う。位相制御信号P_CSに、パルス生成回路602からのオフセット調整パルスOffset_Pulseを印加することで、アイ開口マージン評価を行う。【選択図】 図2
請求項（抜粋）：
パルス生成回路と、 クロック制御回路と、 第1クロック生成回路と、 直列並列変換回路と、 エラー検出回路とを有し、 前記パルス生成回路は、前記第1クロック生成回路が生成するクロックのクロック相をインクリメントするオフセット調整パルス信号、又は、前記クロック相をデクリメントするオフセット調整パルス信号を生成し、 前記クロック制御回路は、前記オフセット調整パルス信号により更新されたクロック相を保持し、前記クロック相を示す位相情報を出力し、 前記第1クロック生成回路は、前記位相情報が示すクロック相のクロックであるリカバリークロックを生成し、 前記直接並列変換回路は、前記リカバリークロックを用い、シリアルデータをパラレルデータへ変換し、 前記エラー検出回路は、参照データと前記パラレルデータとを比較し、前記参照データと前記パラレルデータとの一致・不一致を判定することを特徴とする半導体集積回路装置。
IPC (5件)：
H04L 7/02 ,  H03K 19/017 ,  H03K 19/00 ,  H03K 19/21 ,  H03K 5/00
FI (5件)：
H04L7/02 Z ,  H03K19/00 101N ,  H03K19/00 B ,  H03K19/21 ,  H03K5/00 U
Fターム (22件)：
5J042BA14 ,  5J042BA15 ,  5J042CA12 ,  5J042CA16 ,  5J042CA18 ,  5J042DA05 ,  5J056AA39 ,  5J056BB60 ,  5J056CC05 ,  5J056CC09 ,  5J056CC17 ,  5J056FF01 ,  5J056FF08 ,  5J056GG14 ,  5J056KK01 ,  5J056KK03 ,  5K047AA05 ,  5K047GG06 ,  5K047GG09 ,  5K047MM49 ,  5K047MM60 ,  5K047MM62
引用特許：
出願人引用 (8件)
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審査官引用 (6件)
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