特許
J-GLOBAL ID：200903046014337666

半導体装置の製造方法

発明者：
鈴木 彰

鈴木 彰 について

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石部 眞三

石部 眞三 について

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野間 崇

野間 崇 について

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篠木 裕之

篠木 裕之 について

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高倉 康一

高倉 康一 について

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高尾 幸弘

高尾 幸弘 について


出願人/特許権者：
三洋電機株式会社

三洋電機株式会社 について


代理人 (1件)： 須藤 克彦
公報種別：公開公報
出願番号（国際出願番号）：特願2003-333070
公開番号（公開出願番号）：特開2005-101268
出願日： 2003年09月25日
公開日（公表日）： 2005年04月14日
要約：
【課題】 信頼性の高いBGAを有する半導体装置を提供する。【解決手段】 パッド電極53が形成されたシリコンウェハー51の表面にガラス基板56を接着する。パッド電極53上のシリコンウェハー51の裏面に凹部bを形成し、その底部からパッド電極53上にシリコンウェハー51を貫通するビアホールVHを形成する。そのビアホールVHを含むシリコンウェハー51の裏面全体に絶縁膜58及びシード層59を形成した後、ビアホールVH内でパッド電極53を露出させる。そして、パッド電極53と電気的に接続され、かつビアホールVHからシリコンウェハー51の裏面上に延びる配線層60を形成する。配線層60上にハンダボール62を形成する。そして、半導体基板51を複数のシリコンチップ51Aに分割する。【選択図】 図14
請求項（抜粋）：
半導体基板の第1の主面上に形成されたパッド電極を含む当該第1の主面にガラス基板を接着する工程と、 前記パッド電極に対応する前記半導体基板の第2の主面上を等方的にエッチングして、当該第2の主面の一部上に凹部を形成する工程と、 前記凹部の底部を異方的にエッチングして、前記パッド電極上に前記半導体基板を貫通するビアホールを形成する工程と、 前記ビアホールを含む前記半導体基板の第2の主面上に、絶縁膜を形成する工程と、 前記ビアホールの底部の前記絶縁膜を選択的に除去し、前記パッド電極を露出する工程と、 前記ビアホールを通して、前記パッド電極と電気的に接続され、かつ前記ビアホールから前記半導体基板の第2の主面上に延びる配線層を形成する工程と、 前記配線層上に導電端子を形成する工程と、 前記半導体基板を複数の半導体チップに分割する工程と、 を具備することを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L23/12 ,  H01L21/3205
FI (2件)：
H01L23/12 501P ,  H01L21/88 J
Fターム (27件)：
5F033HH08 ,  5F033HH09 ,  5F033HH11 ,  5F033HH13 ,  5F033JJ01 ,  5F033JJ11 ,  5F033JJ13 ,  5F033KK08 ,  5F033KK09 ,  5F033KK11 ,  5F033MM05 ,  5F033MM30 ,  5F033NN06 ,  5F033PP15 ,  5F033PP27 ,  5F033PP28 ,  5F033PP33 ,  5F033QQ09 ,  5F033QQ11 ,  5F033QQ37 ,  5F033RR04 ,  5F033RR06 ,  5F033SS15 ,  5F033VV00 ,  5F033VV07 ,  5F033XX02 ,  5F033XX09
引用特許：
出願人引用 (1件)
  • 集積回路デバイス
    公報種別：公表公報   出願番号：特願2000-530942   出願人：シェルケースリミティド
審査官引用 (6件)
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