特許
J-GLOBAL ID：200903046493687579
電力用半導体装置
発明者：
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出願人/特許権者：
代理人 (8件)：
鈴江 武彦
, 河野 哲
, 中村 誠
, 蔵田 昌俊
, 峰 隆司
, 福原 淑弘
, 村松 貞男
, 橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2006-286998
公開番号（公開出願番号）：特開2007-013224
出願日： 2006年10月20日
公開日（公表日）： 2007年01月18日
要約：
【課題】低オン電圧を維持し且つスイッチング特性の良好な電力用半導体装置を提供する。【解決手段】電力用半導体装置は、第2導電型のコレクタ層3から離間した位置で、メインセルMRとダミーセルDRとを区画するように間隔をおいて第1導電型の第1ベース層1内に配設された複数のトレンチ4を含む。メインセル内に第2導電型の第2ベース層7と第1導電型のエミッタ層8とが配設され、ダミーセル内に第2導電型のバッファ層9が配設される。メインセルに隣接するトレンチ内にゲート絶縁膜5を介してゲート電極6が配設される。バッファ層とエミッタ電極との間にバッファ抵抗14が挿入され、その抵抗値は、装置のターンオンの際に、ゲート・エミッタ間印加電圧によりゲート・コレクタ間を充電する期間において、ゲートの負性容量によりゲート・エミッタ間電圧の上昇を生じさせる抵抗値よりも小さくなるように設定される。【選択図】 図1
請求項（抜粋）：
第1導電型の第1ベース層と、
前記第1ベース層上に配設された第2導電型のコレクタ層と、
前記コレクタ層から離間した位置で、メインセルとダミーセルとを区画するように間隔をおいて前記第1ベース層内に配設された複数のトレンチと、
前記メインセル内で前記第1ベース層上に配設された第2導電型の第2ベース層と、
前記第2ベース層上に配設された第1導電型のエミッタ層と、
前記ダミーセル内で前記第1ベース層上に配設された第2導電型のバッファ層と、
前記複数のトレンチのうちで前記メインセルに隣接するトレンチ内に配設され、前記第1ベース層と前記エミッタ層とにより挟まれた前記第2ベース層の部分にゲート絶縁膜を介して対向するゲート電極と、
前記コレクタ層上に配設されたコレクタ電極と、
前記第2ベース層及び前記エミッタ層上に配設されたエミッタ電極と、
前記バッファ層と前記エミッタ電極との間に挿入されたバッファ抵抗と、
を具備し、
前記メインセルは、前記装置のオン状態において前記第1ベース層から前記第2ベース層を介して前記エミッタ電極へ向かう第2導電型のキャリアの流れに対して抵抗を増加させるのに十分に狭い電流通路を形成し、これにより、前記エミッタ層から前記第1ベース層への第1導電型のキャリアの注入効率を向上させるように設定され、
前記バッファ抵抗の抵抗値は、前記装置のターンオンの際に、ゲート・エミッタ間印加電圧によりゲート・コレクタ間を充電する期間において、ゲートの負性容量によりゲート・エミッタ間電圧の上昇を生じさせる抵抗値よりも小さくなるように設定されることを特徴とする電力用半導体装置。
IPC (3件)：
H01L 29/739
, H01L 29/78
, H01L 29/786
H01L29/78 655F
, H01L29/78 655G
, H01L29/78 653A
, H01L29/78 626A
, H01L29/78 626Z
5F110AA01
, 5F110BB12
, 5F110CC09
, 5F110DD05
, 5F110DD13
, 5F110EE22
, 5F110GG02
, 5F110GG12
, 5F110GG60
, 5F110HJ06
出願人引用 (5件)
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審査官引用 (3件)
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