特許
J-GLOBAL ID：200903046628018095

半導体装置の製造方法

発明者：
三橋 敏郎

三橋 敏郎 について


出願人/特許権者：
沖電気工業株式会社

沖電気工業株式会社 について


代理人 (1件)： 亀谷 美明 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-281230
公開番号（公開出願番号）：特開2002-094019
出願日： 2000年09月18日
公開日（公表日）： 2002年03月29日
要約：
【要約】【課題】 ハードマスクを使用してキャパシタを形成しても従来のような問題が発生しない半導体装置の製造方法を提供する。【解決手段】 下部電極103,強誘電体膜104,上部電極105及び酸化膜106を順次形成し,下部電極103の第1のレジストパターン107を形成し,第1のレジストパターン107をマスクとして酸化膜101をエッチングし,第1のレジストパターン107を除去し,酸化膜101をマスクとして上部電極105及び強誘電体膜104をエッチングし,酸化膜101上の所定領域に上部電極の第2のレジストパターン108を形成し,第2のレジストパターン108をマスクとしてエッチング法により酸化膜101を再加工し,第2のレジストパターン108を除去し,再加工された酸化膜101をマスクとして上部電極105及び下部電極103をエッチングする。
請求項（抜粋）：
強誘電体キャパシタを有する半導体装置の製造方法であって,所定の回路を形成した半導体基板上に,下部電極,強誘電体膜,上部電極及び酸化膜を順次形成する工程と,フォトリソグラフィ法により,前記下部電極の第1のレジストパターンを形成する工程と,前記第1のレジストパターンをマスクとして,エッチング法により,前記酸化膜を加工する工程と,前記第1のレジストパターンを除去する工程と, 前記加工した酸化膜をマスクとして,前記上部電極及び前記強誘電体膜をエッチングする工程と,フォトリソグラフィ法により,前記酸化膜上の所定領域に,前記上部電極の第2のレジストパターンを形成する工程と, 前記第2のレジストパターンをマスクとして,エッチング法により,前記上部電極上の前記酸化膜を再加工する工程と,前記第2のレジストパターンを除去する工程と,前記再加工された酸化膜をマスクとして,前記上部電極及び前記下部電極をエッチングする工程と,を有することを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 27/105 ,  H01L 21/3065
FI (2件)：
H01L 27/10 444 C ,  H01L 21/302 J
Fターム (16件)：
5F004AA04 ,  5F004AA09 ,  5F004DB03 ,  5F004DB08 ,  5F004DB13 ,  5F004DB26 ,  5F004EA06 ,  5F004EA28 ,  5F004EB02 ,  5F083FR01 ,  5F083JA17 ,  5F083JA38 ,  5F083JA39 ,  5F083PR03 ,  5F083PR07 ,  5F083PR23
引用特許：
審査官引用 (3件)

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