特許
J-GLOBAL ID：200903046958830993

半導体構成及び半導体構造の形成方法

発明者：
アボット,トッド・アール

アボット,トッド・アール について

, 
マニング,エイチ・モンゴメリー

マニング,エイチ・モンゴメリー について


出願人/特許権者：
マイクロン テクノロジー,インコーポレイテッド

マイクロン テクノロジー,インコーポレイテッド について


代理人 (7件)： 社本 一夫 ,  小野 新次郎 ,  小林 泰 ,  千葉 昭男 ,  富田 博行 ,  田中 英夫 ,  野村 泰久
公報種別：公表公報
出願番号（国際出願番号）：特願2007-502843
公開番号（公開出願番号）：特表2007-528609
出願日： 2005年02月25日
公開日（公表日）： 2007年10月11日
要約：
本発明は、ケイ化物を含む埋込みビット線を有する半導体構造を含む。縦型SGT(サラウンド・ゲート・トランジスタ)構造がビット線の上に形成される。SGT構造は、DRAMデバイスなどのメモリ・デバイスに組み込むことができる。本発明は4F2DRAMデバイスの形成に利用することができる。
請求項（抜粋）：
半導体構造を形成する方法であって、 第1のドープされた半導体領域と、前記第1のドープされた半導体領域の上に第2のドープされた半導体領域とを有する半導体基板を提供するステップであって、前記第1のドープされた半導体領域と前記第2のドープされた半導体領域とのうちの一方がp型領域であり、他方がn型領域であるステップと、 前記第2のドープされた半導体領域を貫通して前記第1のドープされた半導体領域に延びるトレンチを形成するステップであって、前記トレンチが前記第1のドープされた半導体領域と前記第2のドープされた半導体領域を含む側壁を有するステップと、 前記トレンチ側壁から形成するステップであって、前記ケイ化物が前記第2のドープされた半導体領域内にはあるが前記第1のドープされた半導体領域内にはないステップと、 前記トレンチ内に前記ケイ化物を覆うように電気絶縁材料を形成するステップと、 を含む方法。
IPC (2件)：
H01L 21/824 ,  H01L 27/108
FI (1件)：
H01L27/10 671A
Fターム (13件)：
5F083AD06 ,  5F083GA27 ,  5F083JA33 ,  5F083JA35 ,  5F083JA39 ,  5F083JA53 ,  5F083JA56 ,  5F083KA07 ,  5F083NA01 ,  5F083PR06 ,  5F083PR39 ,  5F083ZA12 ,  5F083ZA13
引用特許：
出願人引用 (5件)
全件表示
審査官引用 (5件)
全件表示

前のページに戻る

TOP

BOTTOM