特許
J-GLOBAL ID:200903047260595255

半導体装置及びその製造方法

発明者:
出願人/特許権者:
代理人 (1件): 井桁 貞一
公報種別:公開公報
出願番号(国際出願番号):特願平8-243687
公開番号(公開出願番号):特開平10-093042
出願日: 1996年09月13日
公開日(公表日): 1998年04月10日
要約:
【要約】【課題】 キャパシタコンタクトの開口部及びビット線コンタクト部の位置合わせ余裕と隣接する導電膜との電気的分離の要求を満たしつつ,キャパシタの容量を増加する。【解決手段】 半導体基板上に形成されたゲートとその両側に形成された一対の不純物拡散領域とを含むMOS FET と,該MOS FET を覆う絶縁膜と,該絶縁膜に形成され且つ該不純物拡散領域の少なくとも一方に接続するスルーホールと,該スルーホール内の少なくとも一部に形成されたキャパシタとを有し,該スルーホールは,表面部よりも内部の方が幅広く形成されている半導体装置,あるいは該スルーホールは,表面部及び底部よりも中間部の方が幅広く形成されていることを特徴とする半導体装置。
請求項(抜粋):
半導体基板上に形成されたゲートとその両側に形成された一対の不純物拡散領域とを含むMOS FET と,該MOS FET を覆う絶縁膜と,該絶縁膜に形成され且つ該不純物拡散領域の少なくとも一方に接続するスルーホールと,該スルーホール内の少なくとも一部に形成されたキャパシタとを有し,該スルーホールは,表面部よりも内部の方が幅広く形成されていることを特徴とする半導体装置。
IPC (4件):
H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822
FI (2件):
H01L 27/10 621 Z ,  H01L 27/04 C
引用特許:
審査官引用 (5件)
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