特許
J-GLOBAL ID：200903047524297886

半導体装置およびその製造方法

発明者：
蛇沼 匡

蛇沼 匡 について


出願人/特許権者：
富士電機デバイステクノロジー株式会社

富士電機デバイステクノロジー株式会社 について


代理人 (1件)： 篠部 正治
公報種別：公開公報
出願番号（国際出願番号）：特願2003-419959
公開番号（公開出願番号）：特開2005-183547
出願日： 2003年12月17日
公開日（公表日）： 2005年07月07日
要約：
【課題】従来構造よりさらにオン抵抗を低減できる半導体装置およびその製造方法を提供する。【解決手段】n+ 半導体基板1の上には、n- エピタキシャル半導体層2、pベース領域3、n+ ソース領域4がこの順に形成され、これら積層構造に対して垂直方向に形成されたゲートトレンチTgの内壁面にゲート絶縁膜7が設けられ、ゲートトレンチTgを埋め込むようにゲート電極6が設けられ、ソース領域4にはゲートトレンチTg間で選択的に除去されたコンタクトトレンチTcが形成され、そのコンタクトトレンチTcの側壁表面部には、深さ方向(Y方向)に向かって不純物濃度が高く一定であるn++ソース領域4aが設けられている。不純物濃度が高く一定であるn++ソース領域4aを設けることで、ソース電極9とのオーミックコンタクト領域が広くなりオン抵抗を低減することができる。【選択図】 図1
請求項（抜粋）：
第1導電型の半導体層と、前記半導体層の表面付近に形成された第2導電型の半導体領域と、前記第2導電型の半導体領域の上に設けられた第1導電型の半導体領域と、前記第1導電型の半導体領域から前記第2導電型の半導体領域を貫通して前記第1導電型の半導体層に至る第1トレンチと、前記第1導電型の半導体領域から前記第2導電型の半導体領域に至る第2トレンチと、前記第1トレンチの内壁に設けられた絶縁層と、前記第1トレンチにおける前記絶縁層の内側空間を充填する第1導電体と、前記第2トレンチの内側空間を充填し、前記第1導電型の半導体領域の側面に接続された電極とを備え、前記第1導電型の半導体領域は、前記電極との接続部において第1導電型不純物の濃度が高い第1高濃度領域を有する半導体装置において、 前記第1高濃度領域の不純物濃度分布が前記第2トレンチの深さ方向に向かって一定であることを特徴とする半導体装置。
IPC (4件)：
H01L29/78 ,  H01L21/265 ,  H01L21/28 ,  H01L21/336
FI (8件)：
H01L29/78 652B ,  H01L29/78 652M ,  H01L29/78 653A ,  H01L21/28 A ,  H01L29/78 658A ,  H01L29/78 658Z ,  H01L21/265 V ,  H01L21/265 R
Fターム (10件)：
4M104AA01 ,  4M104BB01 ,  4M104CC01 ,  4M104DD08 ,  4M104DD12 ,  4M104DD26 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH15
引用特許：
出願人引用 (1件) 審査官引用 (6件)
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