静電放電保護回路

発明者： ,
出願人/特許権者：
代理人 (1件)：上野英夫
公報種別：公開公報
出願番号（国際出願番号）：特願平6-301457
公開番号（公開出願番号）：特開平7-183394
出願日： 1994年11月10日
公開日（公表日）： 1995年07月21日
要約：

【要約】【目的】集積回路において、静電放電(ESD)電流パルスを鋭敏な集積回路構造からそらすことのできる回路を提供する。【構成】本発明の一実施例によれば、CMOSプロセスで出現する周知のシリコン制御整流器(SCR)ラッチアップ効果を使用するESD保護回路が提供される。本回路は、出力に電圧分割器を有するインバータ・トリガ装置を用いてラッチアップを引き起こすのに必要な電圧量を制御する。この構造により、SCRが、ESD事象により発生したCMOSパッド構造上の高電流パルスを吸収することができる一方、保護すべき回路に電力が供給されていないときに、通常のCMOS電圧がパッドに印加されたとき、回路がラッチするのを防止することができる。本回路は、ラッチアップが生ずるしきい電圧が、電圧分割器として用いられる2つのFETのサイズを変えることにより、調整されるのを可能にもする。

請求項（抜粋）：

集積回路の入力/出力パッドと該集積回路のデバイス・アースとの間に接続され、前記入力/出力パッドにおける静電放電事象によって生じる電流を吸収するシリコン制御整流器回路と、前記シリコン制御整流器回路を能動的にトリガして、前記静電放電事象によって生じる電流を吸収させる手段であって、前記シリコン制御整流器回路を動作させるトリガFETと、前記入力/出力パッドにおける前記静電放電事象に応答して前記トリガFETのゲートにトリガ電圧を印加し、前記トリガFETの接合破壊とは関係なく、前記入力/出力パッドにおける前記静電放電事象の遭遇時に前記シリコン制御整流器回路を動作させる可調整しきい値手段とを有するトリガ手段と、を備えて成る静電放電保護回路。

IPC (6件)：

H01L 21/8238 , H01L 27/092 , H01L 27/04 , H01L 21/822 , H01L 27/08 331 , H03K 19/003

FI (2件)：

H01L 27/08 321 H , H01L 27/04 H

引用特許：

審査官引用 (5件)

集積回路
公報種別：公開公報出願番号：特願平4-071655 出願人：テキサスインスツルメンツインコーポレイテツド
静電気放電保護構造体
公報種別：公開公報出願番号：特願平5-103294 出願人：テキサスインスツルメンツインコーポレイテツド
モノリシック集積回路の接続コンタクト用保護回路
公報種別：公開公報出願番号：特願平4-284729 出願人：ドイチェ・アイティーティー・インダストリーズ・ゲゼルシャフト・ミト・ベシュレンクタ・ハフツンク

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