半導体記憶装置

発明者： , , ,
出願人/特許権者： ,
代理人 (1件)：鈴江武彦 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-095967
公開番号（公開出願番号）：特開2002-298579
出願日： 2001年03月29日
公開日（公表日）： 2002年10月11日
要約：

【要約】【課題】ネガティブ・ワード線・リセット方式のDRAMにおいて、チップ面積を縮小して、消費電力の増大を抑えることが困難であった。【解決手段】メモリセルアレイMCAから近い、ローカルワードドライブ線駆動回路LWDには、二種類のレベルシフト回路のうちの第1のレベルシフト回路LS1のみを配置し、第2のレベルシフト回路LS2をメモリセルアレイMCAから離れたグローバルワードドライブ線駆動回路GWDに配置している。このため、ローカルワードドライブ線駆動回路LWDの面積を縮小することができ、SSCの面積を縮小することができる。

請求項（抜粋）：

ハイレベルが第1の電圧で、ローレベルが第2の電圧である第1の信号に応じて、ハイレベルが前記第1の電圧で、ローレベルが前記第2の電圧より低い第3の電圧である第2の信号を発生する第1の回路と、前記第1の回路から出力される前記第2の信号が供給され、前記第2の信号に応じて、ハイレベルが前記第1の電圧より高い第4の電圧で、ローレベルが前記第3の電圧である第3の信号を発生する第2の回路とを有し、前記第1の回路は、前記第2の電圧を第3の電圧に変換する第1のレベルシフト回路を含み、前記第2の回路は、前記第1の電圧を第4の電圧に変換する第2のレベルシフト回路を含むことを特徴とする半導体記憶装置。

Fターム (14件)：

5M024AA04 , 5M024AA52 , 5M024AA54 , 5M024AA55 , 5M024BB08 , 5M024BB34 , 5M024CC26 , 5M024CC35 , 5M024CC39 , 5M024CC40 , 5M024FF02 , 5M024FF03 , 5M024PP01 , 5M024PP03

引用特許：

審査官引用 (4件)

半導体記憶装置
公報種別：公開公報出願番号：特願平9-238474 出願人：日本電気株式会社
半導体集積回路装置
公報種別：公開公報出願番号：特願平10-081916 出願人：株式会社日立製作所
半導体記憶装置
公報種別：公開公報出願番号：特願平7-008471 出願人：株式会社東芝

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