特許

J-GLOBAL ID：200903048181501314

半導体層の形成方法

発明者： 武内 道一 ,  青柳 克信
出願人/特許権者： 理化学研究所
代理人 (1件)： 上島 淳一
公報種別：公開公報
出願番号（国際出願番号）：特願2000-279557
公開番号（公開出願番号）：特開2002-093720
出願日： 2000年09月14日
公開日（公表日）： 2002年03月29日
要約：

【要約】【課題】各種の材料からなる基板上などにGaNなどの薄膜や厚膜の半導体層を形成する場合において、煩雑な工程を必要とすることなしに、当該半導体層中の構造欠陥の欠陥密度、特に、貫通転位の転位密度を大幅に低減させる。【解決手段】基板上に半導体層を形成する半導体層の形成方法において、基板上に半導体物質結晶よりなる三次元核を低密度の核密度で生成する第1のステップと、上記基板上に生成された前記三次元核を横方向成長モードで結晶成長させ、上記三次元核を融合して半導体物質結晶よりなる半導体層を上記基板上に形成する第2のステップとを有する。

請求項（抜粋）：

基板上に半導体層を形成する半導体層の形成方法において、基板上に半導体物質結晶よりなる三次元核を低密度の核密度で生成する第1のステップと、前記基板上に生成された前記三次元核を横方向成長モードで結晶成長させ、前記三次元核を融合して半導体物質結晶よりなる半導体層を前記基板上に形成する第2のステップとを有する半導体層の形成方法。

IPC (3件)：

H01L 21/205 ,  C30B 29/38 ,  H01L 33/00

FI (4件)：

H01L 21/205 ,  C30B 29/38 C ,  C30B 29/38 D ,  H01L 33/00 C

Fターム (37件)：

4G077AA03 ,  4G077BE11 ,  4G077BE13 ,  4G077BE15 ,  4G077DB08 ,  4G077ED06 ,  5F041AA11 ,  5F041AA40 ,  5F041CA33 ,  5F041CA35 ,  5F041CA37 ,  5F041CA40 ,  5F041CA46 ,  5F041CA64 ,  5F045AA04 ,  5F045AB09 ,  5F045AB14 ,  5F045AB17 ,  5F045AB18 ,  5F045AC08 ,  5F045AC12 ,  5F045AC15 ,  5F045AD14 ,  5F045AD15 ,  5F045AE25 ,  5F045AF02 ,  5F045AF03 ,  5F045AF04 ,  5F045AF09 ,  5F045BB12 ,  5F045BB16 ,  5F045CA11 ,  5F045CA12 ,  5F045DA52 ,  5F045DA67 ,  5F045DP04 ,  5F045EK03

引用特許：

審査官引用 (3件)

• 特開昭64-050416
  
• 窒化物系III-V族化合物半導体の成長方法および半導体装置
  公報種別：公開公報   出願番号：特願平10-080410   出願人：ソニー株式会社
• 半導体層の成長方法および半導体発光素子の製造方法
  公報種別：公開公報   出願番号：特願2000-182037   出願人：ソニー株式会社